特許

J-GLOBAL ID：200903008067732029

入力利得が選択可能なA/Dコンバータ回路

発明者： ツィ・シュン シュウ ,  カンティラル バクラニア
出願人/特許権者： ハリス コーポレイション
代理人 (1件)： 柏原 三枝子
公報種別：公開公報
出願番号（国際出願番号）：特願平10-196507
公開番号（公開出願番号）：特開平11-122107
出願日： 1998年06月29日
公開日（公表日）： 1999年04月30日
要約：

【要約】 (修正有)【課題】 製造が簡単で小型の、迅速かつ正確に利得を変化させるA/Dコンバータを提供する。【解決手段】 複数のスイッチキャパシタ増幅ステージはそれぞれ選択可能な利得を有し、これによりA/Dコンバータ22の前段でアナログ入力信号の利得全体を制御する。前記回路は、A/Dコンバータ及び複数のスイッチキャパシタ増幅ステージが形成された集積回路基板を具えており、A/Dコンバータはモノリシック集積回路である。更に、デジタル利得制御ワードに基づいて複数のスイッチキャパシタ増幅ステージの各々の利得を制御する。A/Dコンバータ及び複数のスイッチキャパシタ増幅ステージには1つのクロックが接続される。

請求項（抜粋）：

アナログ-デジタル(A/D)変換を行う回路であって前記A/D変換の前段でアナログ入力信号の利得を制御する回路において、当該回路が、A/Dコンバータと、一連に接続された複数のスイッチキャパシタ増幅ステージとを具え、前記スイッチキャパシタ増幅ステージの最初のステージが前記アナログ入力信号を受け取り、前記A/Dコンバータ用のサンプルアンドホールド回路として動作し、最後の前記スイッチキャパシタ増幅ステージが前記A/Dコンバータに接続されており、前記複数のスイッチキャパシタ増幅ステージがそれぞれ選択可能な利得を有し、前記A/Dコンバータの前段で前記アナログ入力信号の全体利得を制御できるようにし、前記最初のスイッチキャパシタ増幅ステージが開ループサンプリングを行うように構成されていることを特徴とする回路。

IPC (3件)：

H03M 1/18 ,  H03H 19/00 ,  H03M 1/12

FI (3件)：

H03M 1/18 ,  H03H 19/00 ,  H03M 1/12 A