特許
J-GLOBAL ID：200903008082686556
マルチプロセッサシステムのリセット制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平5-298912
公開番号（公開出願番号）：特開平7-129278
出願日： 1993年11月04日
公開日（公表日）： 1995年05月19日
要約：
【要約】【目的】 専用の周辺回路等によってスレーブCPU側電源の電圧状態を把握することなく、またスレーブCPUへのリセット信号を入力するための入力ポートをマスタCPUに設けることなく、スレーブCPU側電源において瞬断が発生したときにマスタCPUを確実にリセットしてシステムの暴走を防止する。【構成】 スレーブCPU用パワーオンリセット発生器42はスレーブCPU側電源40からの電源dに瞬断等が発生したとき、スレーブCPU41にリセット信号eを出力する。パワーオンリセット信号制御回路5はそのリセット信号eの発生を検出すると、マスタCPU2にリセット信号hを出力してマスタCPU2をリセットする。
請求項（抜粋）：
互いに独立の電源が供給されるマスタプロセッサとスレーブプロセッサとからなるマルチプロセッサシステムのリセット制御回路であって、前記マスタプロセッサに設けられかつ前記スレーブプロセッサ側の電源をオン・オフ制御する手段と、前記スレーブプロセッサ側の電源の電圧変化を検出してパワーオンリセット信号を発生する手段と、前記パワーオンリセット信号の発生を検出して前記マスタプロセッサをリセットする手段とを有することを特徴とするリセット制御回路。
引用特許：
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