特許

J-GLOBAL ID：200903008108995668

スキャンパス回路の自動配置配線方法

発明者： 小野 力
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平8-203672
公開番号（公開出願番号）：特開平10-050847
出願日： 1996年08月01日
公開日（公表日）： 1998年02月20日
要約：

【要約】【課題】 オーバーヘッドを増大させずに安定動作を保証する、スキャンパス回路の自動配置配線方法を提供する。【解決手段】 ネットリスト情報に基づき配置、配線を行なった後に(ステップ104、105)、配線による遅延量の計算を行ない(ステップ106)、スキャンパス接続間にホールド時間制約エラーが検出された場合(ステップ107)、各スキャンパスフリップフロップのクロック入力端子とLSIのテストクロック端子間の配線による遅延量が大きい順に接続されるように、各スキャンパスフリップフロップを再配線する(ステップ108)。

請求項（抜粋）：

LSI内部の組み合わせ回路が正常に動作していることを確認するスキャンパステストを行なうスキャンパス回路の自動配置配線方法であって、スキャンパス回路を一旦自動配置配線した後に、前記スキャンパス回路を構成する各スキャンパスフリップフロップのクロック入力端子と、LSIのテストクロック端子間の配線による遅延量を計算し、前記各スキャンパスフリップフロップを、前記遅延量が大きい順にLSIのテストデータ入力端子に近い順に接続されるように、前記各スキャンパスフリップフロップのスキャン入力端子とスキャン出力端子間の配線の再配線を行なう、スキャンパス回路の自動配置配線方法。

IPC (4件)：

H01L 21/82 ,  G01R 31/28 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/82 T ,  G01R 31/28 G ,  H01L 27/04 T