特許

J-GLOBAL ID：200903008133507058

半導体装置の製造方法

発明者： 外園 明
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-076355
公開番号（公開出願番号）：特開2000-269500
出願日： 1999年03月19日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】 供給律速条件でエピタキシャルシリコン層を成膜するために選択性が崩れて意図せずに成長したシリコン粒をエッチングする必要があった。また後工程において、この成膜とエッチングのプロセスを繰り返して徐々に成長させていくため、このプロセスは、装置の制約を受けるという問題や、シリコン層の成長連度が遅く、量産に向かないという問題があった。さらに、エピタキシャルシリコン層の選択性を重視して反応律束条件で成膜するためファセットがゲート電極近傍に生じてしまうという問題があった。また、表面ラフネスが劣悪になるという問題が生じてしまっていた。【解決手段】 N型トランジスタとP型トランジスタとからなるCMOSデバイスを、エレーベーテッド・ソース・ドレイン構造で形成する際に、供給律速の選択成長プロセスと反応律速の選択成長プロセスを用いて形成する。

請求項（抜粋）：

エレーベーテッド・ソース・ドレイン構造のMOS半導体装置の製造方法において、ゲート電極の側壁に、シリコン酸化膜と窒素を含んだシリコン酸化膜のサイドウォールを形成する工程と、ソース、ドレイン領域上に供給律速条件でシリコン選択成長を行う工程と、前記供給律速条件によるシリコン選択成長工程後に、反応律速条件でシリコン成膜を行う工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/205

FI (2件)：

H01L 29/78 301 S ,  H01L 21/205

Fターム (36件)：

5F040DA00 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC07 ,  5F040EC08 ,  5F040EC12 ,  5F040EC13 ,  5F040ED03 ,  5F040ED04 ,  5F040EF02 ,  5F040EH02 ,  5F040EK05 ,  5F040FA03 ,  5F040FA05 ,  5F040FA07 ,  5F040FA16 ,  5F040FA19 ,  5F040FB02 ,  5F040FB04 ,  5F040FC06 ,  5F040FC23 ,  5F045AB02 ,  5F045AC01 ,  5F045AC05 ,  5F045AC13 ,  5F045AD11 ,  5F045AD12 ,  5F045AE23 ,  5F045AF03 ,  5F045CA05 ,  5F045HA13 ,  5F045HA14 ,  5F045HA15