特許
J-GLOBAL ID：200903008144881156
機能ブロックのモデル作成によるLSI設計システム及びそのLSI設計方法
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-249726
公開番号（公開出願番号）：特開2000-076321
出願日： 1998年09月03日
公開日（公表日）： 2000年03月14日
要約：
【要約】【課題】 チップサイズ及びクリティカルパスを設計初期段階で把握し、改善するための機能ブロックのモデル作成によるLSI設計システム及びそのLSI設計方法を提供する。【解決手段】 モデル生成2はCADツールを使用し、ネットリストを作成することを行わず、直接、遅延モデル3及びテクノロジに依存しない論理情報から推測した機能ブロックの面積情報を有する面積モデル4を作成する。フロアプラン5はモデル生成処理により作成された機能ブロック単位の面積モデル4を目的のチップサイズ枠に配置、配線し、チップサイズの妥当性を見積もるのと同時に面積モデル周りの配線の抵抗(R)、寄生容量(C)を抽出する。スタティックタイミング解析7は機能ブロック単位に作成された遅延モデル3と配線RC情報6を使用し、CADツールにてチップレベルでのクリティカルパスを抽出する。
請求項（抜粋）：
ハードウエア記述言語であるHDLで記述された機能ブロックのHDL記述と、該HDL記述から遅延モデルと面積モデルとを生成するモデル生成手段と、前記機能ブロックの外形を境界とする、入力、出力、及び入出力端子を始点、終点とした遅延パス情報を有する機能ブロック単位の前記遅延モデルと、テクノロジに依存しない論理情報から推測した機能ブロックの面積情報と、端子情報と、配線禁止位置情報とを有する機能ブロック単位の前記面積モデルと、前記面積モデルを目的のチップサイズ枠に配置、配線し、チップサイズの妥当性を見積もるのと同時に、前記面積モデル周りの配線の抵抗と寄生容量との配線RC情報を抽出するフロアプラン手段と、該フロアプラン手段により抽出された前記配線RC情報と、前記遅延モデルと前記配線RC情報とを使用し、CADツールにてチップレベルでのクリティカルパスを抽出するスタティックタイミング解析手段とを有する機能ブロックのモデル作成によるLSI設計システム。
FI (2件)：
G06F 15/60 658 A
, G06F 15/60 656 B
5B046AA08
, 5B046BA05
, 5B046JA07
