特許
J-GLOBAL ID：200903008169113650
半導体集積回路装置
発明者：
出願人/特許権者：
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代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平6-305284
公開番号（公開出願番号）：特開平8-167297
出願日： 1994年12月09日
公開日（公表日）： 1996年06月25日
要約：
【要約】【目的】 冗長回路の置換効率を高くする。【構成】 複数の信号AY1 〜AYn ,AY1b〜AYnbが、コラムデコーダを構成するNANDゲート11 〜1N によってデコードされ、そのデコード結果が出力線D1〜DN からパラレルに出力される。各出力線D1 〜DN の出力線は、スイッチの切替えによって、組を構成する各コラムドライバ301 〜30N+1 ,501 〜50N+1 のコラム選択線SB1 〜SBN+1 ,SC1 〜SCN+1 にそれぞれ接続される。例えば、コラム選択線SB1 とSC1 は共通の出力線D1 に接続される。ただし、欠陥を有するコラムドライバのコラム選択線は出力線と接続されない。コラムドライバは。コラムデコーダのデコード結果と信号AYibjb〜AYijとの論理を求め、その求めた論理に対応する信号がそれぞれメモリに供給される。その結果、選択されたメモリセルに対する書込み又は読出しが実行される。
請求項（抜粋）：
複数のワード線とビット線の交差箇所にメモリセルがマトリクス状に配置されたメモリセルアレイと、第1の入力データ群のデコードを行い該デコード結果を複数の出力線にパラレルに出力するコラムデコーダと、前記コラムデコーダの複数の出力線に接続され、該各出力線の接続先を切替えるスイッチと、前記スイッチの切替えにより前記複数の出力線のうちの一本に接続されるコラム選択線をそれぞれ有し、該コラム選択線を介して得られる前記デコード結果と第2の入力データ群との論理を求め、且つ前記メモリセルアレイを分割したブロック中の複数の前記ビット線のうち該求めた論理に対応するビット線を選択的にアクセス状態に設定する複数のコラムドライバとを備え、前記複数のコラムドライバは、前記コラムデコーダの出力線の数に対して冗長に設けられたコラムドライバを含む冗長機構とした半導体集積回路装置において、前記複数のコラムドライバは、前記各コラム選択線が接続される前記コラムデコーダの出力線を共通とする複数のコラムドライバの組で構成し、前記各コラムドライバの組における個々の前記コラムドライバは、前記ブロック中の異なる前記ビット線を選択的にアクセス状態に設定する構成とした、ことを特徴とする半導体集積回路装置。
IPC (2件)：
G11C 29/00 301
, G11C 11/413
