特許
J-GLOBAL ID：200903008172919088
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-061897
公開番号（公開出願番号）：特開平6-276090
出願日： 1993年03月22日
公開日（公表日）： 1994年09月30日
要約：
【要約】【目的】 効果的に高速応答を実現でき、ロック後は十分な雑音抑圧効果を得ることを目的とする。【構成】 位相比較器1とチャージポンプ回路2とループフィルタ30と電圧制御発振器4を設けるとともに、さらにチャージポンプ回路21,22を増設し、高速モード時には、チャージポンプ回路21,22によってループフィルタ30のコンデンサ36,37を急速充電することにより、高速応答を実現し、ロック後は十分な雑音抑圧効果を得る。
請求項（抜粋）：
入力信号と電圧制御発振器の出力信号との位相誤差を検出する位相比較器の出力信号を、チャージポンプとループフィルタとを介して前記電圧制御発振器に入力するように接続されたPLL回路において、前記ループフィルタに備えられたコンデンサを急速に充放電する別のチャージポンプと、発振周波数の切換え時に前記別のチャージポンプを切換える手段をさらに具備することを特徴とするPLL回路。
引用特許：
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