特許

J-GLOBAL ID：200903008198974320

入出力バッファ回路

発明者： 松本 淳史
出願人/特許権者： シャープ株式会社
代理人 (1件)： 小池 隆彌
公報種別：公開公報
出願番号（国際出願番号）：特願平11-090523
公開番号（公開出願番号）：特開2000-286692
出願日： 1999年03月31日
公開日（公表日）： 2000年10月13日
要約：

【要約】【課題】 入出力端子の浮遊容量に関係なく、最適な高速化が得られる入出力バッファ回路を提供すること。【解決手段】 プルアップ・トランジスタ抵抗12を有する入出力バッファ回路に於いて、入出力端子17の電圧を検出してヒステリシス特性を持つ出力電圧を出力するレベル検出回路13と、その入力が、前記レベル検出回路13の出力と前記入出力端子17とに接続され、前記ヒステリシス特性に応じたパルス幅を有するパルスを出力するナンド回路14と、そのゲートが前記ナンド回路14の出力に接続され、そのソースが電源に接続され、そのドレインが前記入出力端子17に接続された補助プルアップ・トランジスタ抵抗15とを設けて成る。

請求項（抜粋）：

プルアップ抵抗素子を有する入出力バッファ回路に於いて、外部端子の電圧を検出してヒステリシス特性を持つ出力電圧を出力するレベル検出回路と、その入力が、前記レベル検出回路の出力と前記外部端子とに接続され、前記ヒステリシス特性に応じたパルス幅を有するパルスを出力するパルス発生回路と、そのゲートが前記パルス発生回路の出力に接続され、そのソースが電源に接続され、そのドレインが前記外部端子に接続された補助プルアップ・トランジスタ抵抗とを設けて成ることを特徴とする入出力バッファ回路。

FI (2件)：

H03K 19/00 101 S ,  H03K 19/00 101 J

Fターム (13件)：

5J056AA01 ,  5J056AA04 ,  5J056BB02 ,  5J056CC00 ,  5J056DD00 ,  5J056DD13 ,  5J056DD28 ,  5J056EE07 ,  5J056FF07 ,  5J056FF08 ,  5J056GG09 ,  5J056GG12 ,  5J056KK03