特許
J-GLOBAL ID：200903008209586564
低消費電力型データ処理装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
薄田 利幸
公報種別：公開公報
出願番号（国際出願番号）：特願平7-058378
公開番号（公開出願番号）：特開平8-255034
出願日： 1995年03月17日
公開日（公表日）： 1996年10月01日
要約：
【要約】【目的】命令デコード回路やLSI全体の制御回路の設計変更を伴わずに、低消費電力化のための機能回路の設計変更を容易かつ短時間に行なうことができるデータ処理装置を提供すること。【構成】複数の機能回路毎にクロック信号の供給を許可/停止するための複数のクロック制御用ゲート回路と、個々のゲート回路の動作を定義づける制御データを記録するためのゲート制御用レジスタ回路と、当該レジスタ回路に対する前記データの書き込みを制御するためのアドレスデコーダ回路を備えている。当該レジスタ回路は、メモリマップ領域に割り付けられた固有のアドレスを有してメモリマップ化され、かつ、データバスを経由して供給された個々の機能回路の制御データを記録してクロック供給制御信号として出力する。クロック制御用ゲート回路は、クロック供給制御信号に基づき、クロック信号の各機能回路に対する供給を許可/停止する。
請求項（抜粋）：
中央処理装置の命令に従って所定の単位情報処理動作を実行する複数の被制御機能回路(消費電力制御の対象である機能回路)と、当該機能回路の動作に必要なクロック信号を発生するためのクロック発生回路と、個々の機能回路に対するクロック信号の供給を個別に制御するためのクロック供給制御手段を少なくとも具備してなる低消費電力型データ処理装置において、前記クロック供給制御手段は、個々の機能回路に対するクロック信号の供給を許可/停止するための複数のクロック制御用ゲート回路と、個々のゲート回路の動作を定義づける制御データを記録するためのゲート制御用レジスタ回路と、当該レジスタ回路に対する前記データの書き込みを制御するためのアドレスデコーダ回路を備えたものであり、前記レジスタ回路は、メモリマップ領域に割り付けられた固有のアドレスを有するものであり、前記アドレスデコーダ回路は、当該回路に入力された書込イネーブル信号に基づき、アドレスバスを経由して供給された前記レジスタ回路のアドレス値を解読して書込制御信号を生成するものであり、前記レジスタ回路は、中央処理装置の主記憶装置等とともにメモリマップ化され、かつ、前記書込制御信号に基づき、データバスを経由して供給された個々の機能回路の制御データを記録してクロック供給制御信号として出力するものであり、更に、前記ゲート回路は、前記クロック供給制御信号に基づき、クロック発生回路から出力されたクロック信号の各機能回路に対する供給を個別に許可/停止するものであることを特徴とする低消費電力型データ処理装置。
IPC (3件)：
G06F 1/04 301
, G06F 1/32
, G06F 12/06 515
G06F 1/04 301 C
, G06F 12/06 515 H
, G06F 1/00 332 B
