特許

J-GLOBAL ID：200903008255039942

薄膜半導体装置

発明者： 吉橋 英生
出願人/特許権者： 株式会社東芝
代理人 (1件)： 大胡 典夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-009561
公開番号（公開出願番号）：特開2000-206566
出願日： 1999年01月18日
公開日（公表日）： 2000年07月28日
要約：

【要約】【課題】 開口率を低下する事無く補助容量の増大を図り、表示画像の明るさ及びコントラストを損なう事無く各画素の書き込み電位を良好に保持して、高品位の表示を得る。更に複雑なエチング制御を要する事無くドライエッチング法により必要とする材料のみを選択的にエッチング可能とする。【解決手段】 ゲート電極23と同層の上側電極24下方にゲート絶縁膜22を介してタングステンシリサイド( WSix )薄膜からなる下側電極18を設け、この下側電極18及び上側電極24間で補助容量を形成し、絶縁破壊による点欠陥等の表示不良を生じる事無く下側電極18及び上側電極24間の距離を狭め補助容量を増大する。又活性層21の下層に下側電極18及びこれと同層のドレイン側エッチングストッパ20を形成し、コンタクトホール30、31のエッチング時のストッパとする。

請求項（抜粋）：

絶縁基板上に形成され、チャネル領域及び該チャネル領域を挟んで対向するソース領域及びドレイン領域を有する半導体層と、この半導体層を覆って形成されたゲート絶縁膜と、このゲート絶縁膜上に前記チャネル領域に対向して配置されたゲート電極と、夫々が前記ゲート絶縁膜中に設けられたコンタクトホールを介して前記ソース領域及び前記ドレイン領域に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜を挟んで対向する上側電極及び下側電極により構成された補助容量とを具備し、前記ソース領域下層の前記コンタクトホール直下の領域に前記下側電極と同層の金属層が配置されている事を特徴とする薄膜半導体装置。

IPC (2件)：

G02F 1/136 500 ,  H01L 29/786

FI (2件)：

G02F 1/136 500 ,  H01L 29/78 616 S

Fターム (74件)：

2H092JA25 ,  2H092JA29 ,  2H092JA33 ,  2H092JA35 ,  2H092JA38 ,  2H092JA39 ,  2H092JA42 ,  2H092JA43 ,  2H092JA44 ,  2H092JB13 ,  2H092JB23 ,  2H092JB27 ,  2H092JB32 ,  2H092JB33 ,  2H092JB36 ,  2H092JB38 ,  2H092JB51 ,  2H092JB57 ,  2H092JB64 ,  2H092JB69 ,  2H092KA05 ,  2H092KA07 ,  2H092KA12 ,  2H092KA16 ,  2H092KA18 ,  2H092MA05 ,  2H092MA08 ,  2H092MA14 ,  2H092MA15 ,  2H092MA16 ,  2H092MA18 ,  2H092MA19 ,  2H092MA20 ,  2H092MA27 ,  2H092MA35 ,  2H092MA37 ,  2H092MA41 ,  2H092NA07 ,  2H092NA14 ,  2H092NA22 ,  2H092NA27 ,  2H092PA06 ,  5F110CC06 ,  5F110DD02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE14 ,  5F110EE44 ,  5F110FF02 ,  5F110FF30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG45 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL04 ,  5F110HL05 ,  5F110HL06 ,  5F110HL07 ,  5F110HL11 ,  5F110HL23 ,  5F110HM18 ,  5F110NN03 ,  5F110NN04 ,  5F110NN23 ,  5F110NN34 ,  5F110NN35 ,  5F110NN73 ,  5F110PP03 ,  5F110QQ11