特許
J-GLOBAL ID：200903008272091672
順序回路の故障箇所推定方法
発明者：
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出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-292866
公開番号（公開出願番号）：特開平8-146093
出願日： 1994年11月28日
公開日（公表日）： 1996年06月07日
要約：
【要約】【目的】故障伝搬推定値を効率よく抽出し、且つ当該推定値の誤りを抑制することのできる順序回路の故障箇所推定方法を提供する。【構成】テスタのバス/フェイルピン情報を抽出する処理手順101と、半導体集積回路の組合わせ回路を抽出する処理手順102と、ラッチ間のデータフローを作成する処理手順103と、組合わせ回路入力部の故障伝搬値を推定する処理手順104と、後段回路の接続情報を抽出する処理手順105と、故障伝搬シミュレーションを行う処理手順106と、前記シミュレーション結果と実際のテスタパス/フェイル情報との一致の有無を判定する処理手順107と、ラッチ推定値テーブルを作成する処理手順108と、全ベクタ推定処理の終了の有無を判定する処理手順109と、組合わせ回路内の故障推定する処理手順110と、当該故障推定処理の完了の有無を判定する処理手順111とを有している。
請求項（抜粋）：
半導体集積回路内の、全ラッチの全ベクタに対する全期待値情報と、テスタのパス/フェイル情報と、全回路の接続情報とを用い、当該半導体集積回路をラッチと組合わせ回路とに分割して故障推定する順序回路の故障箇所推定方法において、実際のフェイル出力ピンもしくはフェイルと推定されるラッチ入力線から、半導体集積回路の入力ピンまたはラッチ出力に到達するまでの入力方向に向って組合わせ回路を抽出するとともに、更に抽出された当該組合わせ回路の入力から、前記半導体集積回路の出力ピンまたはラッチ入力に到達するまでの出力方向に向って組合わせ回路を抽出する第1の処理手順と、前記組合わせ回路の出力部に接続されているラッチの出力が、他の何れのラッチに影響を及ぼしているか否かをチェックしてデータフローを作成する第2の処理手順と、前記組合わせ回路の入力境界における故障伝搬値を、単一故障伝搬確認、前段の組合わせ回路内の同一信号線分岐確認および分岐信号活性化確認、および入力境界部ラッチのクロックイネーブル確認によって、同時故障伝搬可能信号線組合わせを選択するシミュレーションにより推定確認する第3の処理手順と、前記組合わせ回路より、実際の半導体集積回路の出力までの後段の回路の抽出が確認されていない場合に、当該後段の回路を抽出する第4の処理手順と、前記組合わせ回路の入力境界における故障推定結果を用いた故障伝搬シミュレーションと実際のフェイル出力とが一致しているか否かを判定する第5の処理手順と、前記第5の処理手順において一致していると判定された場合に、ラッチ状態の推定値テーブルを作成するとともに、得られたラッチ状態の推定値テーブルを用いた組合わせ回路内の各信号線のシミュレーション結果により縮退故障の有無を判定し、組合わせ回路内の故障箇所を推定する第6の処理手順と、を少なくともフェイルベクタごとに、組合わせ回路の入力境界における故障伝搬推定値を求める処理手順として有しており、最終的に故障推定リストを作成することを特徴とする順序回路の故障推定方法。
IPC (2件)：
G01R 31/28
, G06F 11/22 330
