特許

J-GLOBAL ID：200903008332273228

メモリコントローラ

発明者： 小林 義宏
出願人/特許権者： キヤノン株式会社
代理人 (1件)： 田中 常雄
公報種別：公開公報
出願番号（国際出願番号）：特願2006-289495
公開番号（公開出願番号）：特開2008-108023
出願日： 2006年10月25日
公開日（公表日）： 2008年05月08日
要約：

【課題】 DDRタイプのメモリ素子を使用して、高いパフォーマンスと低消費電力化を両立する。【解決手段】 メモリモジュール12は、データ読み出し時、データ信号62と、データ信号62のタイミングを示すストローブ信号44を出力する。動作下限周波数を持つ遅延回路40と、動作下限周波数を持たない遅延回路42が、メモリモジュール12からのストローブ信号44を遅延する。遅延回路40,42の遅延期間はストローブ信号44の約1/4周期である。選択回路50は、制御回路70からの指示に従い、ストローブ信号46,48の一方を選択する。フリップフロップ(FF)54は、選択回路50の出力に従い、データ信号62をラッチする。FF60は、選択回路50の出力の反転値に従い、データ信号62をラッチする。【選択図】 図1

請求項（抜粋）：

データ読み出し期間に、外部クロックに同期して、データ信号と共に当該データのタイミングを示すストローブ信号を出力するメモリモジュールを制御するメモリコントローラであって、 当該ストローブ信号を遅延する、動作下限周波数を有する第1の遅延回路(40)と、 当該ストローブ信号を遅延する、動作下限周波数を有しない第2の遅延回路(42)と、 当該第1及び第2の遅延回路の出力の一方を選択する選択手段(50)と、 当該選択手段の出力信号に従い、当該メモリモジュールからの当該データ信号を取り込むラッチ回路(54,60) とを具備することを特徴とするメモリコントローラ。

IPC (2件)：

G06F 12/00 ,  G06F 1/10

FI (4件)：

G06F12/00 564D ,  G06F12/00 597D ,  G06F12/00 550E ,  G06F1/04 330A

Fターム (2件)：

5B060CC03 ,  5B079CC08

引用特許：

出願人引用 (2件)

• データ処理装置およびデータ伝送装置
  公報種別：公開公報   出願番号：特願平11-110197   出願人：ソニー株式会社
• 情報処理装置及びメモリモジュール
  公報種別：公開公報   出願番号：特願2003-148751   出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション

審査官引用 (1件)

• メモリ制御装置
  公報種別：公開公報   出願番号：特願2006-137601   出願人：ソニー株式会社