特許

J-GLOBAL ID：200903008333416740

絶縁ゲート型トランジスタの製造方法および絶縁ゲート型トランジスタ

発明者： 井上 大介
出願人/特許権者： キヤノン株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平11-089010
公開番号（公開出願番号）：特開2000-286420
出願日： 1999年03月30日
公開日（公表日）： 2000年10月13日
要約：

【要約】【課題】 結晶質SiGe膜の製法を複雑な装置を用いずに実現する。【解決手段】 絶縁性基体11上にチャネル部を含む第1導電型のシリコン層12を形成する工程と、第1導電型のシリコン層12上に絶縁層13を形成する工程と、ソース領域又は/及びドレイン領域となる領域内の絶縁層13を除去し、第1の導電型シリコン層12のシリコン面を表出させる工程と、シラン系ガスとGeF4 ガスを混合させたCVD法により、シリコン面をもとにソース領域又は/及びドレイン領域となる領域内にSiGeを選択的に堆積させることにより、ソース領域又は/及びドレイン領域を形成する工程と、を有する。

請求項（抜粋）：

絶縁性基体上に形成された第1導電型のシリコン(Si)をチャネル部とし、そのチャネル部を挟む第2導電型のソース・ドレイン領域と、前記チャネル部上に絶縁膜を介してゲート電極と、を有する絶縁ゲート型トランジスタの製造方法において、前記絶縁性基体上に前記チャネル部を含む第1導電型のシリコン層を形成する工程と、前記第1導電型のシリコン層上に絶縁層を形成する工程と、少なくとも前記ソース領域又は/及び前記ドレイン領域となる領域内の前記絶縁層又は絶縁層と前記第1導電型のシリコン層の少なくとも一部とを除去し、前記ソース領域又は/及び前記ドレイン領域となる領域内の前記第1の導電型シリコン層のシリコン面を表出させる工程と、シラン系ガスと四フッ化ゲルマニウム(GeF4 )ガスを混合させた気相化学成長法(CVD法)により、前記シリコン面をもとに前記ソース領域又は/及び前記ドレイン領域となる領域内にSiGeを選択的に堆積させることにより、前記ソース領域又は/及び前記ドレイン領域を形成する工程と、を有することを特徴とする絶縁ゲート型トランジスタの製造方法。

IPC (3件)：

H01L 29/786 ,  H01L 21/205 ,  H01L 21/336

FI (3件)：

H01L 29/78 616 V ,  H01L 21/205 ,  H01L 29/78 616 L

Fターム (50件)：

5F045AA03 ,  5F045AA06 ,  5F045AA08 ,  5F045AB01 ,  5F045AB02 ,  5F045AB03 ,  5F045AB32 ,  5F045AB33 ,  5F045AC01 ,  5F045AC02 ,  5F045AC07 ,  5F045AC11 ,  5F045AC15 ,  5F045AC16 ,  5F045AC17 ,  5F045AD07 ,  5F045AD08 ,  5F045AD09 ,  5F045AD10 ,  5F045AE19 ,  5F045AE21 ,  5F045AE23 ,  5F045AF03 ,  5F045AF07 ,  5F045BB07 ,  5F045BB16 ,  5F045EE12 ,  5F045HA15 ,  5F045HA16 ,  5F110AA13 ,  5F110CC02 ,  5F110EE03 ,  5F110EE05 ,  5F110EE08 ,  5F110EE09 ,  5F110EE32 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110FF30 ,  5F110GG02 ,  5F110GG12 ,  5F110GG24 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HL03 ,  5F110HM07 ,  5F110HM12 ,  5F110QQ03 ,  5F110QQ30