特許
J-GLOBAL ID：200903008359181325
デューティ補正回路
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-313423
公開番号（公開出願番号）：特開2002-124856
出願日： 2000年10月13日
公開日（公表日）： 2002年04月26日
要約：
【要約】【課題】 LSI化されたチップを使用する環境下において、信号のデューティを精度良く補正可能なデューティ補正回路を提供する。【解決手段】 遅延回路102は分周回路101の出力S101を、直列に接続された遅延ゲートによって順次遅延させる。カウンタ107は各遅延ゲートの出力を信号S101と比較し、位相が50%遅れた遅延ゲートの段数を出力する。セレクタ108は、検出された段数の1/4、1/2および3/4に相当する段の遅延ゲートの出力をそれぞれ出力する。セレクタ103,108の各出力から信号S101の4倍の周波数を持つ信号S109が生成され、この信号を2分周して、デューティ補正された信号SOUTとする。
請求項（抜粋）：
入力信号を2分周する第1の分周回路と、実質的に同一の遅延を有するk(kは正の整数)個の遅延ゲートが直列に接続されてなり、前記第1の分周回路の出力を各遅延ゲートをもって順次遅延させる遅延回路と、前記遅延回路の各遅延ゲートの出力を前記分周回路の出力と比較することによって、前記第1の分周回路の出力から位相が50%遅れた信号を出力する遅延ゲートの段数を検出する検出回路と、前記検出回路により検出された遅延ゲートの段数の1/4、1/2および3/4に相当する段の遅延ゲートの出力をそれぞれ出力するセレクタと、前記セレクタの各出力と、前記第1の分周回路の出力から位相が50%遅れた遅延ゲートの出力とから、前記第1の分周回路の出力の4倍の周波数をもつ信号を生成する波形整形回路と、前記波形整形路回路の出力を2分周し、デューティ補正された信号として出力する第2の分周回路とを備えたことを特徴とするデューティ補正回路。
Fターム (14件)：
5J001BB00
, 5J001BB05
, 5J001BB08
, 5J001BB10
, 5J001BB12
, 5J001BB19
, 5J001BB20
, 5J001BB21
, 5J001BB24
, 5J001CC00
, 5J001DD01
, 5J001DD02
, 5J001DD03
, 5J001DD04
