特許

J-GLOBAL ID：200903008419803436

論理回路

発明者： 高杉 幹生 ,  工藤 恒昭
出願人/特許権者： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
代理人 (1件)： 三好 秀和 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-308697
公開番号（公開出願番号）：特開平6-164330
出願日： 1992年11月18日
公開日（公表日）： 1994年06月10日
要約：

【要約】【目的】 ラッチ回路の出力によりホールドを行なうラッチ回路において、ラッチ回路のホールド期間中の供給信号の変化を防止し、ラッチ回路の出力が中間ノードとならないことを保証した論理回路を提供することを目的とする。【構成】 ラッチ回路TL1及びTL2と、ラッチ信号Qout を所定時間遅延させる第1の遅延回路DL1と、ラッチ回路のホールド期間中に、ラッチ回路に供給する信号が変化しないように入力信号D0 及びD1 のタイミングを制御するタイミング制御回路1とを有し、タイミング制御回路1は、入力信号それぞれに対して、入力信号を遅延させることなく供給する第1の経路A1またはB1と、入力信号を所定時間の遅延を持つ第2の遅延回路DL21またはDL22により遅延させて供給する第2の経路A2またはB2と、第1及び第2の経路を切り換える切換回路3とを有して構成する。

請求項（抜粋）：

当該複数個のラッチ回路の出力によりホールドを行なう複数個のラッチ回路と、前記複数個のラッチ回路のホールド期間中に、前記複数個のラッチ回路に供給する信号が変化しないように入力信号のタイミングを制御するタイミング制御回路とを有することを特徴とする論理回路。