特許

J-GLOBAL ID：200903008420033245

強誘電体メモリ及びその製造方法

発明者： 中山 雅夫
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-095059
公開番号（公開出願番号）：特開2003-298022
出願日： 2002年03月29日
公開日（公表日）： 2003年10月17日
要約：

【要約】 (修正有)【課題】 精密な加工が可能な強誘電体メモリの製造方法およびその方法により製造される強誘電体メモリを提供する。【解決手段】 基体10上に下部電極20、強誘電体層30、及び上部電極40が順次積層された状態で、レジスト層50をマスクとして、前記レジスト層50のエッチング速度が前記上部電極40のエッチング速度よりも速くなる条件で前記上部電極40をエッチングしてパターニングを行い、前記上部電極40のエッチングで残ったレジスト層50をマスクとして、前記強誘電体層30よりも前記上部電極40の方がエッチング速度が速くなる条件で、かつ少なくともレジスト層50の側壁に付着する残渣物55を除去するように前記強誘電体層30と前記上部電極40の側壁とをエッチングしてパターニングを行い、パターニング後の前記上部電極40をマスクとして、前記下部電極20をエッチングしてパターニングを行う。

請求項（抜粋）：

(a)基体上に下部電極、強誘電体層、及び上部電極が順次積層された状態で、当該上部電極の上に所定のパターンを有するレジスト層を形成し、(b)前記レジスト層をマスクとして、前記上部電極をエッチングしてパターニングを行い、(c)前記(b)のエッチングで残ったレジスト層をマスクとして、前記強誘電体層と前記上部電極の側壁とをエッチングしてパターニングを行い、(d)パターニング後の前記上部電極をマスクとして、前記下部電極をエッチングしてパターニングを行うこと、を含み、前記(a)では、前記レジスト層の膜厚を、少なくとも前記(c)の終了まで残る膜厚で形成し、前記(b)では、前記レジスト層のエッチング速度が前記上部電極のエッチング速度よりも速くなる条件でエッチングを行い、前記(c)では、前記強誘電体層よりも前記上部電極の方がエッチング速度が速くなる条件で、かつ前記(b)で少なくともレジスト層側壁に付着する残渣物を除去するようにエッチングを行う、強誘電体メモリの製造方法。

IPC (2件)：

H01L 27/105 ,  H01L 21/3065

FI (2件)：

H01L 27/10 444 C ,  H01L 21/302 101 C

Fターム (28件)：

5F004AA02 ,  5F004AA03 ,  5F004AA05 ,  5F004AA09 ,  5F004BA09 ,  5F004BD03 ,  5F004DA01 ,  5F004DA04 ,  5F004DA16 ,  5F004DA23 ,  5F004DB08 ,  5F004DB13 ,  5F004EA03 ,  5F004EA05 ,  5F004EA11 ,  5F004EA28 ,  5F004EB02 ,  5F004EB08 ,  5F083FR01 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083JA42 ,  5F083JA43 ,  5F083PR03 ,  5F083PR07 ,  5F083PR10