特許

J-GLOBAL ID：200903008470594698

メモリ制御装置

発明者： 小倉 真 ,  黒沢 憲一 ,  武和 秀仁 ,  石倉 秀司 ,  松田 光司
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 作田 康夫
公報種別：再公表公報
出願番号（国際出願番号）：JP1999003669
公開番号（公開出願番号）：WO2001-004760
出願日： 1999年07月07日
公開日（公表日）： 2001年01月18日
要約：

【要約】データのプリフェッチを行う場合、先行してアクセスしたデータが無駄になり、メモリの効率が低下する場合がある。連続的にアクセスするデータを格納する領域と連続的にアクセスしない領域毎にプリフェッチを制御するため、メモリを複数の領域に分割し、分割した領域毎にメモリコントローラがプリフェッチを行うか否かを決めるレジスタを設ける。連続的にアクセスするデータを格納する領域のモードレジスタはプリフェッチ動作モードに、連続的にアクセスしない領域のモードレジスタはプリフェッチ非動作モードに設定する。本発明を適用すると、メモリのプリフェッチが必要な領域へのアクセス時にのみメモリコントローラがプリフェッチを行うため、メモリの効率が向上する。

請求項（抜粋）：

プロセッサとメモリの間に配置され、プロセッサからメモリへアクセスする際、先読みを行うプリフェッチ手段と、プリフェッチ結果を格納する記憶手段を備えたメモリ制御装置において、 前記メモリ制御装置は、プロセッサからメモリに対するアクセスの際にプリフェッチを行うか否かを決定するプリフェッチ管理手段を備え、 前記メモリのアドレス空間は複数の管理領域に分割され、 前記プリフェッチ管理手段は、前記各管理領域毎にプリフェッチを制御するためのレジスタを備え、 前記プロセッサから前記メモリに対してアクセスが行われた時、アクセスするアドレスが含まれる管理領域に対応する前記レジスタの値に基づき、当該アクセスにおいてプリフェッチを行うか否かを決定することを特徴とするメモリ制御装置。

IPC (1件)：

G06F 12/08 505