特許

J-GLOBAL ID：200903008472982040

記憶システム

発明者： 竹内 健 ,  田中 智晴
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-136435
公開番号（公開出願番号）：特開2001-357683
出願日： 1996年04月19日
公開日（公表日）： 2001年12月26日
要約：

【要約】【課題】 多値記憶のメモリセルを含みながらも、特に書き換えに関する耐久性に富む記憶システムを提供すること。【解決手段】 n値(nは3以上の自然数)を記憶するメモリセルを含む記憶部(101-1〜101-k)を有する記憶システムであって、メモリセルが何値のデータを保持しているかを、チップの電源を切った際にも記憶するレベル記憶手段(102)と、レベル記憶手段に記憶されたデータに基づき、メモリセルを何値で動作させるかを制御する制御手段(100)とを具備する。

請求項（抜粋）：

n値(nは3以上の自然数)を記憶するメモリセルを含む記憶部を有する記憶システムであって、前記メモリセルが何値のデータを保持しているかを、チップの電源を切った際にも記憶するレベル記憶手段と、前記レベル記憶手段に記憶されたデータに基づき、前記メモリセルを何値で動作させるかを制御する制御手段とを具備することを特徴とする記憶システム。

IPC (3件)：

G11C 16/02 ,  G06F 12/16 330 ,  G11C 16/04

FI (7件)：

G06F 12/16 330 D ,  G11C 17/00 601 E ,  G11C 17/00 601 B ,  G11C 17/00 641 ,  G11C 17/00 622 E ,  G11C 17/00 611 A ,  G11C 17/00 612 B

Fターム (8件)：

5B018GA04 ,  5B018JA04 ,  5B018NA06 ,  5B018QA15 ,  5B025AA02 ,  5B025AC03 ,  5B025AE00 ,  5B025AE01

引用特許：

審査官引用 (1件)

• セル当たり単一ビットからセル当たり複数ビットへのダイナミック・メモリ
  公報種別：公表公報   出願番号：特願平8-500973   出願人：インテル・コーポレーション