特許
J-GLOBAL ID：200903008478833179
LSIのタイミング劣化シミュレーション装置およびシミュレーション方法
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-223956
公開番号（公開出願番号）：特開平10-124565
出願日： 1997年08月20日
公開日（公表日）： 1998年05月15日
要約：
【要約】【課題】 LSIの設計において信頼性に対する過剰な仕様を回避すべく、実際のLSIの経時的劣化を設計段階において予測し、LSIの劣化後の動作をシミュレーションする装置および方法を提供する。【解決手段】 信頼性ライブラリ生成装置1は、回路信頼性シミュレータ4を駆動して、各回路セルの特性劣化度合の所定の動作条件に対する依存性を表す信頼性ライブラリ6を生成する。セル遅延劣化推定手段2は、LSIの各回路セルの遅延の経時的な劣化度合11を信頼性ライブラリ6を参照しつつ推定する。遅延計算機12内に設けられたLSIタイミング劣化推定手段18は、劣化後のLSIにおける各回路セルの遅延をセル遅延劣化度合11に基づいて推定し、劣化後LSIタイミング14を生成する。論理シミュレータ15は劣化後LSIタイミング14を基にして、LSIの劣化後の動作をシミュレーションする。このためシミュレーションによって、LSIの各信号パスのタイミングの劣化が実際の動作に即して精度良く表現される。
請求項（抜粋）：
LSIの経時的劣化を設計段階において予測し、LSIの劣化後の動作をシミュレーションするLSIのタイミング劣化シミュレーション装置であって、対象とするLSIを構成する各回路セルの遅延の経時的な劣化度合を、回路セルの特性劣化度合の所定の動作条件に対する依存性を表す信頼性ライブラリを参照しつつ、前記LSIの動作時における当該回路セルの前記所定の動作条件の値に基づいて、推定するセル遅延劣化推定手段と、前記セル遅延劣化推定手段によって推定された各回路セルの遅延劣化度合に基づいて、経時的に劣化した前記LSIにおける各回路セルの遅延を推定するLSIタイミング劣化推定手段とを備え、前記LSIタイミング劣化推定手段によって推定された,劣化後の前記LSIにおける各回路セルの遅延に基づいて、前記LSIの劣化後の動作をシミュレーションすることを特徴とするLSIのタイミング劣化シミュレーション装置。
IPC (3件)：
G06F 17/50
, G01R 31/28
, H01L 21/82
G06F 15/60 668 Z
, G01R 31/28 F
, H01L 21/82 T
