特許
J-GLOBAL ID：200903008523186767
同期型半導体論理回路
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-251643
公開番号（公開出願番号）：特開平10-150358
出願日： 1997年09月17日
公開日（公表日）： 1998年06月02日
要約：
【要約】【課題】 2線式論理より構成が単純で、CMOS論理回路やパストランジスタ論理回路より高速な半導体論理回路を提供する。【解決手段】 スイッチ部を論理ブロックと参照用電界効果トランジスタで構成し、前記参照用電界効果トランジスタのソースを前記論理ブロックの一方の出力と接続し、前記参照用電界効果トランジスタのゲートを前記論理ブロックの他方の出力と接続し、また、前記論理ブロックを構成する電界効果トランジスタ(入力トランジスタ)を並列接続する構成とする。【効果】 相補入力を不要とし、また、縦積み段数が駆動用電界効果トランジスタと入力トランジスタの2段(或いは、駆動用電界効果トランジスタと参照用電界効果トランジスタの2段)であることを可能とする。
請求項（抜粋）：
第1の電位と第1の結節点との間に設けられ信号に応じて上記第1の結節点を第2の電位にチャージする第1の負荷と、上記第1の電位と第2の結節点との間に設けられ上記信号に応じて上記第2の結節点を第3の電位にチャージする第2の負荷と、上記第1の結節点と第3の結節点との間に設けられ複数の入力信号に応じて上記第1の結節点と上記第3の結節点とを電気的に接続する論理回路と、ソース・ドレイン経路が上記第2の結節点と上記第3の結節点との間に形成され、ゲートが上記第1の結節点と接続された参照用電界効果トランジスタと、及び、上記第3の結節点と第4の電位との間に設けられ上記信号に応じて上記論理回路と上記参照用電界効果トランジスタを駆動する駆動回路とからなることを特徴とする半導体論理回路。
IPC (2件)：
H03K 19/096
, G11C 11/417
H03K 19/096 B
, G11C 11/34 305
