特許
J-GLOBAL ID：200903008526774686
オーバーサンプリング型クロックリカバリ回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-061737
公開番号（公開出願番号）：特開平11-261409
出願日： 1998年03月12日
公開日（公表日）： 1999年09月24日
要約：
【要約】【課題】 入力されるデータを位相の異なる複数のクロックでサンプリングして位相比較を行なう複数の位相比較器を備え、この位相比較器からの位相差情報に基づいてクロックの進み、遅れを制御するオーバーサンプリング型クロックリカバリ回路において、消費電力の低減を図る。【解決手段】 複数の位相比較器TIPDのそれぞれの出力である複数の位相差情報(up信号,dn信号)を入力とし、当該位相差情報から各位相比較器TIPDのロック状態を検出するロック状態検出回路LDECと、このロック状態検出回路LDECが全ての位相比較器TIPDのロック状態を検出したときに、選択された位相比較器TIPDに供給するクロックをハイレベルに固定するスイッチ回路SWとを備える。ロック状態のときには選択された位相比較器TIPDには実質的にクロックが入力されることがなく、位相比較動作が停止状態とされ、その分の消費電力が低減される。
請求項（抜粋）：
入力されるデータを位相の異なる複数のクロックでサンプリングして位相比較を行なう複数の位相比較器を備え、前記位相比較器から出力される位相差情報に基づいて前記クロックの進み、遅れを制御するオーバーサンプリング型クロックリカバリ回路において、前記複数の位相比較器から出力される各位相差情報を入力とし、当該位相差情報から前記位相比較器が全てロック状態であることを検出するロック状態検出回路と、前記ロック状態検出回路が全てロック状態であることを検出したときに前記複数のクロックの一部のクロックを選択的にハイレベルまたはローレベルに固定するスイッチ回路とを備えることを特徴とするオーバーサンプリング型クロックリカバリ回路。
IPC (2件)：
FI (2件)：
H03L 7/06 J
, H03L 7/08 P
