デバッグ装置およびデバッグ装置のブレーク方法

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-006237
公開番号（公開出願番号）：特開2002-215421
出願日： 2001年01月15日
公開日（公表日）： 2002年08月02日
要約：

【要約】【課題】互いに動作クロック周波数が異なっても正常にプログラムデバッグが実行できるデバッグ装置およびブレーク方法を提供する。【解決手段】共有一時記憶手段30aを介してあらかじめ定める命令のデータの授受を行い、かつブレークポイント検出手段40aがブレークポイントを検出したとき、割り込み手段60aによりデバッグのための動作停止が制御される複数マイクロプロセッサ10a,20aを備えたデバッグ装置1aであり、マイクロプロセッサ10aおよび20aは動作クロック周波数が異なり、プログラムデバッグのために停止させても、共有レジスタ30aにはあらかじめ定める所望のデータがマイクロプロセッサ20aが停止する前にマイクロプロセッサ20aから書き込まれ保持しているので、マイクロプロセッサ10aは停止直前の命令実行じにその保持内容を読み込み、正常なデバッグを行うことが出来る。

請求項（抜粋）：

それぞれの動作クロック周波数が異なる複数マイクロプロセッサと、これら複数マイクロプロセッサ間で共有する共有一時記憶手段と、前記複数マイクロプロセッサにブレークをかける割り込み手段とを有して前記複数マイクロプロセッサに搭載されるプログラムをデバッグするデバッグ装置において、前記割り込み手段は、前記動作クロック周波数の低いマイクロプロセッサへのブレーク信号を、前記動作クロック周波数の低いマイクロプロセッサが前記共有一時記憶手段の保持データを読み込む命令のフェッチ時点で出力し、動作クロック周波数の高いマイクロプロセッサへのブレーク信号を、前記動作クロック周波数の低いマイクロプロセッサが前記保持データを読み込む命令実行ステージ終了時点まで遅らせて出力するブレーク発生手段を備えることを特徴とするデバッグ装置。

IPC (3件)：

G06F 11/28 , G06F 11/28 320 , G06F 9/38 380

FI (4件)：

G06F 11/28 J , G06F 11/28 K , G06F 11/28 320 A , G06F 9/38 380 C

Fターム (8件)：

5B013DD03 , 5B013EE07 , 5B042GA11 , 5B042GA13 , 5B042GA38 , 5B042HH25 , 5B042LA09 , 5B042NN38

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