特許
J-GLOBAL ID：200903008590918403
集積回路の設計において複合機能ブロックを効率的に実装する方法及び装置
発明者：
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出願人/特許権者：
代理人 (1件)：
長谷川 芳樹 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-256929
公開番号（公開出願番号）：特開平10-198726
出願日： 1997年09月22日
公開日（公表日）： 1998年07月31日
要約：
【要約】【課題】 複合機能ブロック設計の開発者に対してある程度の知的所有権に関する保護を与えると共に、複合機能ブロックを効率的に実施すること。【解決手段】 本発明に係る方法は、HDLテンプレートを生成し、HDLテンプレートのためのパラメタファイル及びパラメタチェックファイルを生成することにより、1つ以上のHDLテンプレートを開発し、合成用HDLの生成に際して用いるための設計仕様を開発し、合成用HDLを生成し、設計仕様、及びHDLテンプレートを使用して1つ以上のマクロブロックのためのネットリストを生成する。
請求項（抜粋）：
コンパイルツールを用いて集積回路設計を開発するための方法であって、(A)(a)ハードウェア記述言語テンプレートを生成するとともに、(b)前記ハードウェア記述言語テンプレートのためのパラメタファイル及びパラメタチェックファイルを生成することにより、1個以上の前記ハードウェア記述言語テンプレートを開発するステップと、(B)合成用ハードウェア記述言語の生成に際して用いるための設計仕様を開発するステップと、(C)前記合成用ハードウェア記述言語を生成するステップと、(D)前記設計仕様及び前記ハードウェア記述言語テンプレートを使用して1個以上のマクロブロックのためのネットリストを生成するステップと、を備える方法。
IPC (2件)：
FI (2件)：
G06F 15/60 654 K
, H01L 21/82 C
