特許

J-GLOBAL ID：200903008604750039

コンピュータ装置およびロード命令と記憶命令を発生し、実行するために記憶装置へ供給する方法

発明者： ジャン-マルク・フレイロング ,  プラディープ・シンドゥ ,  ミシェル・セクレオフ ,  マイケル・ポウェル ,  エリック・ジェンセン
出願人/特許権者： サン・マイクロシステムズ・インコーポレーテッド
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平4-149015
公開番号（公開出願番号）：特開平5-233421
出願日： 1992年05月18日
公開日（公表日）： 1993年09月10日
要約：

【要約】 (修正有)【目的】 改良したメモリ・モデルを実現する。【構成】 メモリ・モデルはトータル・ストア・オーダーリング(TSO)と、マルチプロセッサにより出されるメモリ・オペレーションに部分順序をつけるパーシャル・ストア・オーダーリング(PSO)とを含む。TSOはStoreと、アトミックLoad-Storeの各オペレーションのためのFIFO記憶バッファ31,32...を含む。LoadオペレーションはFIFO記憶バッファには置かれず、FIFO記憶バッファ内の同じ場所に記憶されている値を検査し、値がなければ、求められている値がメモリから戻される。PSOも記憶バッファを含むが、FIFOではなく、オペレーションは、プロセッサにより出されたのとは異なる順序で実行できる。PSOでのLoadオペレーションは記憶バッファには置かれず、バッファ内の同じ場所に記憶されている値をまず検査し、見つからないと、その値がメモリから戻される。

請求項（抜粋）：

メモリ装置へ結合され、メモリ・アドレスと記憶すべきデータを有するLoad命令と、メモリ・アドレスを有するStore命令とを発生し、それらの命令を実行するためにそれらの命令を前記メモリ装置へ供給する少なくとも1つのプロセッサを含むコンピュータ装置において、前記メモリ装置は、ユーザーが前記Store命令を指定された順序で実行することを希望した時に、前記Store命令の実行順序を確実にする順序手段を含み、前記Store命令を記憶する記憶バッファ手段と、データを記憶するための複数のアドレスを含み、前記記憶バッファ手段へ結合されて、前記Store命令を前記記憶バッファ手段から受けてそれらのStore命令を実行するメモリと、前記記憶バッファ手段および前記プロセッサへ結合されて、前記プロセッサにより供給されたロード命令を検出し、前記ロード命令のメモリ・アドレスがStore命令のメモリ・アドレスと一致するならば、前記ロード命令に応答して前記Store命令のデータが前記プロセッサへ戻され、もし一致しなければ、前記ロード命令が実行のために前記メモリへ結合されるように、前記ロード命令のメモリ・アドレスを前記記憶バッファ手段内のStore命令のメモリ・アドレスと比較する検出手段と、を備えるコンピュータ装置。

IPC (2件)：

G06F 12/00 570 ,  G06F 12/08

引用特許：

審査官引用 (4件)

• 特開平1-284940
  
• 特開昭64-029933
  
• 特開平1-284940
  
• 特開昭64-029933