特許

J-GLOBAL ID：200903008627641946

ヘテロ接合電界効果トランジスタ

発明者： 渕上 伸隆 ,  重田 淳二
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-336995
公開番号（公開出願番号）：特開平6-188274
出願日： 1992年12月17日
公開日（公表日）： 1994年07月08日
要約：

【要約】【目的】 ゲート順方向許容電圧(Vf)値とゲート耐圧(BVgs)の低下を抑え、さらにはノイズを増大させることのないヘテロ接合FETを提供する。【構成】 キャップ層或いはスペーサ層にチャネル層と反対導電型の半導体を用いる。

請求項（抜粋）：

n型導電型の第1の半導体層と、該第1の半導体層とヘテロ接合を形成する第2の半導体層と、該第2の半導体層の上記第1の半導体層とは反対側に形成されたゲート電極を有し、上記第2の半導体層の電子親和力は上記第1の半導体層の電子親和力より小さく、上記第2の半導体層には不純物が故意にドープされていないか或いは上記第1の半導体層との接合によって完全に空乏化する程度にp型導電型を呈する不純物がドープされているヘテロ接合電界効果トランジスタにおいて、上記第2の半導体層と上記ゲート電極との間にp型の第3の半導体層が形成されていることを特徴とするヘテロ接合電界効果トランジスタ。

IPC (3件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 27/095

FI (2件)：

H01L 29/80 H ,  H01L 29/80 E