半導体装置およびその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-283327
公開番号（公開出願番号）：特開2003-092349
出願日： 2001年09月18日
公開日（公表日）： 2003年03月28日
要約：

【要約】【課題】サブトレンチの生成および第1配線表面の変質を抑制しながら、ビアホール底に安定して保護膜を形成し、かつビアホールの寸法精度劣化をも抑制する。【解決手段】第1層間絶縁膜1内に第1配線2を形成する。第1配線2上にエッチングストッパ膜16を形成する。エッチングストッパ膜16上に第2層間絶縁膜3と反射防止膜4とを順次形成し、エッチングストッパ膜16に達するように第2層間絶縁膜3と反射防止膜4とを貫通するビアホール6を形成する。ビアホール6内に有機膜17を形成し、第2層間絶縁膜4に有機膜17に達するトレンチ10を形成する。反射防止膜4とビアホール6底部のエッチングストッパ膜16と除去することにより第1配線2の一部表面を露出させ、トレンチ10内およびビアホール6内に第2配線13を形成する。

請求項（抜粋）：

第1層間絶縁膜内に第1配線を形成する工程と、前記第1配線上にエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜上に第2層間絶縁膜と反射防止膜とを順次形成する工程と、前記エッチングストッパ膜に達するように前記第2層間絶縁膜と前記反射防止膜とを貫通するビアホールを形成する工程と、前記ビアホール内に保護膜を形成する工程と、前記第2層間絶縁膜に前記保護膜に達するトレンチを形成する工程と、前記反射防止膜と前記ビアホール底部の前記エッチングストッパ膜と除去することにより前記第1配線の一部表面を露出させる工程と、前記トレンチ内および前記ビアホール内に前記第2配線を形成する工程と、を備えた、半導体装置の製造方法。

IPC (2件)：

H01L 21/768 , H01L 21/3065

FI (2件)：

H01L 21/90 A , H01L 21/302 J

Fターム (52件)：

5F004AA05 , 5F004BA04 , 5F004DA01 , 5F004DA23 , 5F004DA26 , 5F004DB00 , 5F004DB03 , 5F004DB07 , 5F004EA10 , 5F004EA23 , 5F004EA29 , 5F004EB01 , 5F033HH11 , 5F033HH21 , 5F033HH32 , 5F033JJ11 , 5F033JJ21 , 5F033JJ32 , 5F033KK07 , 5F033KK11 , 5F033KK13 , 5F033KK14 , 5F033MM02 , 5F033MM12 , 5F033MM13 , 5F033MM17 , 5F033NN06 , 5F033NN07 , 5F033PP06 , 5F033PP15 , 5F033QQ04 , 5F033QQ09 , 5F033QQ10 , 5F033QQ13 , 5F033QQ18 , 5F033QQ19 , 5F033QQ25 , 5F033QQ28 , 5F033QQ34 , 5F033QQ35 , 5F033QQ37 , 5F033QQ46 , 5F033RR01 , 5F033RR06 , 5F033RR11 , 5F033SS04 , 5F033SS11 , 5F033TT02 , 5F033WW05 , 5F033XX01 , 5F033XX03 , 5F033XX09

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