特許

J-GLOBAL ID：200903008676432449

半導体集積回路及びその製造方法

発明者： 丸山 信也
出願人/特許権者： NECエレクトロニクス株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願2002-135186
公開番号（公開出願番号）：特開2003-332416
出願日： 2002年05月10日
公開日（公表日）： 2003年11月21日
要約：

【要約】 (修正有)【課題】 トランジスタの性能を劣化させることなく素子分離領域を形成することができるSOI層に形成された半導体集積回路及びその製造方法を提供する。【解決手段】 シリコン基板2上にBOX層3及びSOI層4が形成されたSOIウエハを用意し、SOI層4の表面にシリコン酸化膜5及びシリコン窒化膜6を成膜する。次に、ドライエッチングにより溝7を形成する。このドライエッチングはSOI層4の途中で止め、溝7がBOX層3に到達しないようにする。次に、SOIウエハに熱酸化処理を施して丸め酸化を行い、BOX層3における溝7の底面及び側面に相当する領域にシリコン酸化膜9を形成する。次に、フォトレジストをマスクとして溝7の底部に位置するSOI層4をエッチングして選択的に除去し、BOX層3まで到達する溝を形成する。そして、これらの溝の内部にSTI領域を形成する。

請求項（抜粋）：

半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体層と、を有し、この半導体層には絶縁物が埋設され前記絶縁膜に到達せずその側面に前記半導体層の酸化膜が形成されている第1の溝と、少なくとも1の前記第1の溝の底部に絶縁物が埋設され前記絶縁膜まで到達した第2の溝とが形成されていることを特徴とする半導体集積回路。

IPC (2件)：

H01L 21/762 ,  H01L 21/76

FI (2件)：

H01L 21/76 D ,  H01L 21/76 L

Fターム (15件)：

5F032AA01 ,  5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032AA46 ,  5F032AA67 ,  5F032BA05 ,  5F032CA17 ,  5F032DA04 ,  5F032DA23 ,  5F032DA24 ,  5F032DA30 ,  5F032DA33 ,  5F032DA53 ,  5F032DA80