特許

J-GLOBAL ID：200903008732998744

半導体装置の製造方法

発明者： 阪本 雄彦
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-325111
公開番号（公開出願番号）：特開2002-134701
出願日： 2000年10月25日
公開日（公表日）： 2002年05月10日
要約：

【要約】【課題】半導体製造の製造において、アライメント不良を防止するのに必要なアライメントマークの段差を、工程数の増加を伴うことなく形成し、製造コストの増大、生産性の低下を防止する。【解決手段】半導体基板11上、アライメントマーク21の形成予定領域及び素子分離領域として用いるSTI部20の形成予定領域にそれぞれトレンチ15、14を形成し、トレンチ14、15を覆うように半導体基板11上に埋込み用絶縁膜17を堆積する。CMP工程において、CMP後に埋込み用絶縁膜が残留する問題を防止するために行われるフォトリソグラフィ工程及び異方性エッチング工程を用い、トレンチ15上の埋込み用絶縁膜を予め所定の深さだけ除去する。このエッチング工程を通して、アライメントマーク21に段差を形成する。

請求項（抜粋）：

半導体基板主面から基板内部に延在する溝と前記溝内の絶縁体物とで構成される、半導体装置製造のフォトリソグラフィ工程で用いる重ね合わせ用マークおよび半導体素子を形成する活性領域間を絶縁分離するトレンチ素子分離領域を有する半導体装置の製造方法であって、前記半導体基板表面に第1の絶縁膜と耐酸化性のある第2の絶縁膜とをこの順に積層してパターニングし、前記第2の絶縁膜パターンをエッチングマスクにして前記半導体基板をドライエッチングし溝を形成する工程と、前記溝を充填するように全面に埋込み用絶縁膜を堆積させた後、前記重ね合わせ用マーク形成予定領域の溝上と前記活性領域のうちの一部の活性領域上との前記埋込み用絶縁膜を選択的に所定の膜厚だけエッチングする工程と、前記第2の絶縁膜を研磨ストッパーとした前記埋込み絶縁膜の化学機械研磨を通して、前記活性領域間に設けた溝に前記絶縁体物を充填すると共に前記重ね合わせ用マーク形成予定領域の溝に段差を有するように前記絶縁体物を形成して前記重ね合わせ用マークを形成する工程と、を含むことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 27/08 331 ,  G03F 9/00 ,  H01L 21/027 ,  H01L 21/76

FI (4件)：

H01L 27/08 331 A ,  G03F 9/00 H ,  H01L 21/30 502 M ,  H01L 21/76 L

Fターム (18件)：

5F032AA34 ,  5F032AA45 ,  5F032DA04 ,  5F032DA25 ,  5F032DA33 ,  5F032DA78 ,  5F046EA12 ,  5F046EA23 ,  5F046EA30 ,  5F046EB05 ,  5F048AA04 ,  5F048AA09 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BC06 ,  5F048BE03 ,  5F048BG14