特許
J-GLOBAL ID：200903008736540475
基準電圧発生回路のレイアウト構造
発明者：
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出願人/特許権者：
代理人 (1件)：
小杉 佳男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-063345
公開番号（公開出願番号）：特開平7-273293
出願日： 1994年03月31日
公開日（公表日）： 1995年10月20日
要約：
【要約】【目的】 本発明は、例えばA/D変換器等に使用される基準電圧発生回路の、半導体チップ上のレイアウト構造に関し、静電破壊耐圧を向上させる。【構成】 ラダー抵抗を構成するポリシリコン層111が複数に分割されており、拡散層201がポリシリコン層111どうしの間に広がり、さらにポリシリコン層111を取り囲むように広がっている。
請求項（抜粋）：
2つの基準電位の間に配列されたラダー抵抗と、前記2つの基準電位およびこれら2つの基準電位の間の前記ラダー抵抗の1つもしくは複数のノードそれぞれにそれぞれのドレインが接続された複数のトランジスタとを備えた基準電圧発生回路のレイアウト構造において、前記ラダー抵抗が、金属配線層とのコンタクトを介して順次接続された、複数に分割されたポリシリコン層を有するとともに、前記ドレインが、前記ポリシリコン層どうしの間にまで広がる拡散層を有することを特徴とする基準電圧発生回路のレイアウト構造。
IPC (2件)：
FI (2件)：
H01L 27/04 H
, H01L 27/04 B
