特許
J-GLOBAL ID：200903008794408854
ヘテロ接合バイポーラトランジスタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平3-274272
公開番号（公開出願番号）：特開平5-114605
出願日： 1991年10月22日
公開日（公表日）： 1993年05月07日
要約：
【要約】【目的】 エミッタ・ベース接合の極く近傍の外部ベース上を空乏化した極く薄いエミッタ層で覆うことにより電流増幅率の増大を図ると同時に、ベース電極を自己整合法を用いて形成することによりベース抵抗を低減して高周波特性の向上を図る。【構成】 エミッタに対応するマスクを用いて、乾式エッチングによりエミッタ層の途中までエッチングする。側壁10を形成後、乾式エッチングによりベース層4aを露出し、同時に外部ベース上を空乏化した極く薄いエミッタ層で覆う。側壁11を形成後、以下のように自己整合によりベース電極を形成する。(1)エミッタに対応するマスクをエミッタ電極12に反転して、側壁を有するエミッタ電極12をマスクとして用いてベース電極13を形成する。(2)側壁を有するマスクを用いてベース電極13を形成後、マスクをエミッタ電極12に反転する。
請求項（抜粋）：
少なくともコレクタとなる第1の半導体材料層とベースとなる第2の半導体材料層とエミッタとなる第3の半導体材料層とを第1,第2,第3の半導体材料層の順序に積層した多層構造材料を用い、この多層構造材料に対しエミッタ領域に対応する第1の絶縁膜からなるマスクを用いて乾式エッチングを行うことにより、前記第2および第3の半導体材料層の接合によって前記第3の半導体材料層内に形成される空乏層の厚さ以下の厚みだけ前記第3の半導体材料層を残した状態で前記第3の半導体材料層のメサを形成する工程と、前記第1の絶縁膜の側面およびエッチングにより露出した前記第3の半導体材料層の側面に第2の絶縁膜からなる第1の側壁を形成する工程と、前記第1の側壁を有する前記第1の絶縁膜をマスクとして用いて乾式エッチングを行うことにより前記第1の側壁の直下の前記第3の半導体材料層を残して前記第2の半導体材料層を露出させる工程と、前記第2の絶縁膜からなる前記第1の側壁の側面および露出した前記第3の半導体材料層の側面に第3の絶縁膜からなる第2の側壁を形成する工程と、前記第2の半導体材料層の表面を感光性樹脂により平坦化し、乾式エッチングを行うことにより前記第1の絶縁膜からなるマスクの頭部を露出させ、前記マスクを除去して前記第3の半導体材料層の露出した開孔部を形成する工程と、前記開孔部に第3の半導体材料層の電極を蒸着とリフトオフにより形成する工程と、前記第1および第2の側壁を有する前記第3の半導体材料層の電極をマスクとして用いて、自己整合により前記第2の半導体材料層の電極を蒸着により形成する工程とを含むヘテロ接合バイポーラトランジスタの製造方法。
IPC (3件)：
H01L 21/331
, H01L 29/73
, H01L 29/205
