特許
J-GLOBAL ID：200903008859424666
層状の超格子物質を有する集積回路およびその製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
石田 敬 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願平6-511186
公開番号（公開出願番号）：特表平8-502859
出願日： 1993年10月21日
公開日（公表日）： 1996年03月26日
要約：
【要約】従来のCMOS技術に匹敵す層状超格子物質DRAM(100)の製造方法。MOSFET(72)をシリコン基板(71)上に形成する。厚いBPSG層(77D)およびその上の薄いSOG層(77E)でMOSFET(72)を覆う。白金の層(81)を堆積させ、層状超格子物質を含む中間層(84)を堆積させ、アニールし、白金の第2層(84)を堆積させ、次にパターニングすることによりキャパシタ(80)を形成する。更にSOG層(86)を堆積させ、MOSFET(72)およびキャパシタ(80)に達するコンタクトホール(106,107)を一部開口させ、SOG(86)をアニールし、コンタクトホール(106,107)を完全に開口させ、そしてPt/Ti/PtSi配線層(88,288)を堆積させる。
請求項（抜粋）：
半導体シリコン基板(71)、該基板(71)上に形成されたトランジスタ(72)であってソース/ドレイン活性領域(73B)を含むトランジスタ(72)、該トランジスタ(72)上にある第1絶縁層(77)、第1電極(81)と中間層(82)と第2電極(84)とを含むキャパシタ(80)であって該第1電極が該中間層(82)に近接した第1表面(99)を有するキャパシタ(80)、該トランジスタ(72)および該キャパシタ(80)の両方の上にある第2絶縁層(86)、および配線層(88)(288)を含んで成る集積回路(100)において、 該中間層(82)は層状超格子物質を含み、 該配線層(88)(288)は、該第2絶縁層(86)および該第1絶縁層(77)を貫通して該活性領域(73B)に達する第1部分(116)(216)と、該第2絶縁層(86)上にある第2部分(117)(217)と、該第2絶縁層(86)を貫通して該該第2電極(84)および第1電極(81)の該第1表面(99)に接触する第3部分(118)(218)とを含み、該配線層(88)(288)の該第1、第2、第3部分が電気的に接続されていることにより該活性領域(73B)が該第2電極(84)および該第1電極(81)の該第1表面(99)と電気的に接続されていることを特徴とする集積回路(100)。
IPC (5件)：
H01L 27/108
, H01L 21/822
, H01L 21/8242
, H01L 27/04
, H01L 27/10 451
H01L 27/10 651
, H01L 27/04 C
