特許

J-GLOBAL ID：200903008859818982

半導体装置及びデータ処理システム

発明者： 佐藤 弘 ,  城野 雄介 ,  佐伯 俊一
出願人/特許権者： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平8-247500
公開番号（公開出願番号）：特開平10-093054
出願日： 1996年09月19日
公開日（公表日）： 1998年04月10日
要約：

【要約】【課題】 フラッシュメモリにおいてビット線プリチャージのための回路素子数を減らす。【解決手段】 一対の入出力端子を有するセンスラッチの夫々の入出力端子に結合されたプリチャージ回路(4)は、データ読み出し、消去ベリファイ又は書込みベリファイ動作の選択側ビット線に第1のレベル(1V)をプリチャージレベルとして供給するトランジスタ(41,42)を有し、このトランジスタはデータ読み出し、消去ベリファイ又は書込みベリファイ動作の非選択側ではビット線に第1のレベルよりも低い第2のレベル(0.5V)をリファレンスレベルとして供給するトランジスタと兼用される。何れを供給するかは制御電圧(PCU)のレベルで決定される。

請求項（抜粋）：

一対の入出力端子を有するセンスラッチと、センスラッチの夫々の入出力端子に結合されたプリチャージ回路と、夫々のプリチャージ回路によってプリチャージされるビット線と、ドレインが選択的にビット線に接続され電気的に消去及び書込み可能な複数個の不揮発性メモリセルと、前記メモリセルに対するデータ読み出し、消去及び書込みに応じて前記センスラッチ及びプリチャージ回路の動作を制御する制御手段とを含み、前記プリチャージ回路は、データ読み出し、消去ベリファイ又は書込みベリファイ動作の選択側ビット線に第1のレベルをプリチャージレベルとして供給するトランジスタを有し、このトランジスタはデータ読み出し、消去ベリファイ又は書込みベリファイ動作の非選択側ではビット線に第1のレベルよりも低い第2のレベルをリファレンスレベルとして供給するトランジスタと兼用され、前記制御手段は、前記第1のレベル又は第2のレベルを形成する制御電圧を選択的に前記トランジスタに供給するものであることを特徴とする半導体装置。

IPC (5件)：

H01L 27/115 ,  G11C 16/06 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  G11C 17/00 520 B ,  H01L 29/78 371