特許

J-GLOBAL ID：200903008880578630

均衡が取れたデュアルエッジでトリガーされたデータビットシフトの回路および方法

発明者： マニング, トロイ
出願人/特許権者： マイクロン・テクノロジー・インコーポレーテッド
代理人 (1件)： 山本 秀策 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願2002-503875
公開番号（公開出願番号）：特表2003-536201
出願日： 2000年06月22日
公開日（公表日）： 2003年12月02日
要約：

【要約】均衡が取れたデュアルエッジでトリガーされたビットシフト回路は、歪みが小さい、またはエッジの位置が合わせられた、相補クロック信号を生成するクロック生成器と、およびクロック生成器の該出力端子に結合され、相補クロック信号に応答してデータビットをシフトするシフトレジスタを含む。クロック生成器は、第1のクロック信号を受信するように結合された第1のクロック回路、および第2のクロック信号を受信するように結合された第2のクロック回路を有し得る。シフトレジスタは、クロック信号に応答して入力ビットを受信するように結合された入力端子、クロック信号に応答して出力ビットを提供する出力端子をさらに有し得る。

請求項（抜粋）：

デュアルエッジでトリガーされたビットシフト回路であって、 第1のクロック信号を受信するように結合された第1のクロック回路、および第2のクロック信号を受信するように結合された第2のクロック回路を有するクロック生成器であって、各クロック回路は、非相補クロック信号を提供する第1の出力端子および相補クロック信号を提供する第2の出力端子を有し、各クロック回路は、各クロック回路によって受信された各クロック信号の第1および第2の状態に応答して、該第1の出力端子を第1および第2の基準電圧に交互に結合する第1のスイッチをさらに有し、各クロック回路によって受信された各クロック信号の該第1および該第2の状態に応答して、該第2の出力端子を該第2および該第1の基準電圧に交互に結合する第2のスイッチをさらに有する、クロック生成器と、 該第1および該第2のクロック回路の該出力端子に結合されたシフトレジスタであって、第1の所定の関係を有する該第1および該第2のクロック信号に応答して入力ビットを受信するように結合された入力端子、および第2の所定の関係を有する該第1および該第2のクロック信号に応答して出力ビットを提供する出力端子をさらに有し、該シフトレジスタは、該第1のクロック信号の各移行に応答して該出力端子において新しい出力ビットを提供する、シフトレジスタとを含む、デュアルエッジでトリガーされたビットシフト回路。

IPC (2件)：

G11C 11/409 ,  G11C 11/407

FI (2件)：

G11C 11/34 354 R ,  G11C 11/34 354 C

Fターム (14件)：

5M024AA91 ,  5M024BB27 ,  5M024BB30 ,  5M024BB33 ,  5M024BB34 ,  5M024DD59 ,  5M024DD60 ,  5M024DD79 ,  5M024DD80 ,  5M024DD83 ,  5M024JJ02 ,  5M024KK07 ,  5M024PP01 ,  5M024PP07

引用特許：

出願人引用 (1件)

• 特開昭64-000814