特許

J-GLOBAL ID：200903008892808437

シリコン-オン-インシュレータ基板上のキャパシタ無しDRAM素子

発明者： フー チェンミン ,  ワン シン イェン シー
出願人/特許権者： ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア
代理人 (1件)： 中村 稔 (外6名)
公報種別：公表公報
出願番号（国際出願番号）：特願平7-515771
公開番号（公開出願番号）：特表平9-509284
出願日： 1994年12月01日
公開日（公表日）： 1997年09月16日
要約：

【要約】DRAMが、シリコン-オン-インシュレータ基板(22)のシリコン膜上に或る導電型の第1の半導体領域(18)を有している。反対の導電型の第2(16)及び第3(14)の半導体領域が第1の半導体領域(18)内に形成されている。第1の半導体領域(18)と同じ導電型の半導体領域(12)が、より高いドーピング濃度を有する第2の半導体領域(16)内に形成されている。絶縁層(11)が半導体表面上に形成されている。絶縁層(11)の頂部に、ゲート電極(10)が形成され、これが第1(18)、第2(16)、第3(14)、第4(12)の半導体領域と少なくとも部分的に重なっている。蓄積ノード(24)が、第2(16)及び第3(14)の半導体領域の間で第1の半導体領域(18)内に形成されて、これに、情報が記憶される。蓄積ノード(24)内に蓄積される電荷の量は、第4の半導体領域(12)、第2の半導体領域(16)、蓄積ノード(24)、及びゲート電極(10)を含む第1のトランジスタによって制御される。

請求項（抜粋）：

支持基板、この基板上の第1の絶縁層、及び前記第1の絶縁層上の半導体層から成り、前記半導体層が表面を有している本体、 前記表面に接触し、前記第1の絶縁層によって前記基板から電気的に絶縁されており、第1の導電型の実質的なドーパント濃度を有する蓄積ノードであり、 前記表面に接触し、前記蓄積ノードから離され、前記第1の導電型の正味のドーパント濃度を有する書込ビットライン領域、 前記表面に接触し、前記蓄積ノードと前記書込ビットラインとの間に位置し、且つこれらと接触しており、第2の導電型の実質的なドーパント濃度を有する埋込ワードライン領域、 前記表面に接触し且つ前記蓄積ノードに前記埋込ワードライン領域とは反対の側から接触し、前記第2の導電型の実質的なドーパント濃度を有している読出ビットライン領域、 前記表面上の第2の絶縁層、及び 前記蓄積ノード及び前記埋込ワードライン領域の上方の前記絶縁層上に位置し、前記書込ビットライン領域、前記埋込ワードライン領域、及び前記蓄積ノードと共に書込トランジスタとして機能し、前記埋込ワードライン領域、前記蓄積ノード、及び読出ビットライン領域と共に読出トランジスタとして機能とする、前記第2の絶縁層上のゲート電極、から成るキャパシタ無しダイナミックメモリセル。

IPC (5件)：

H01L 21/8242 ,  G11C 11/412 ,  H01L 27/108 ,  H01L 27/12 ,  H01L 29/786

FI (4件)：

H01L 27/10 321 ,  H01L 27/12 Z ,  G11C 11/40 301 ,  H01L 29/78 613 B