特許

J-GLOBAL ID：200903008901958773

半導体記憶装置

発明者： 新居 浩二
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-347370
公開番号（公開出願番号）：特開2003-152111
出願日： 2001年11月13日
公開日（公表日）： 2003年05月23日
要約：

【要約】【課題】 ビット線の配線長を短くすることが可能な低消費電力型SRAMメモリセルを有する半導体記憶装置を得る。【解決手段】 NMOSトランジスタN1,N3及びN4は、一方のPウエル領域PW0内に形成し、NMOSトランジスタN2,N5及びN6は、他方のPウエル領域PW1内に形成し、Pウェル領域PW0,PW1の分離並置方向(図の横方向;第1の方向)に直交する方向にビット線BL1,BL2(ビット線BL12,BL22)の配線方向(第2の方向)を設定する。Pウェル領域PW0とPウェル領域PW1とはNウェル領域NWを挟んで各々反対側に形成される。

請求項（抜粋）：

互いに交叉接続された第1及び第2のインバータを含むメモリセルを有する半導体記憶装置であって、第1の導電型が第1種、第2の導電型が第2種でそれぞれ定義され、前記第1のインバータは第1の第1種電界効果トランジスタ及び第1の第2種電界効果トランジスタからなり、前記第2のインバータは第2の第1種電界効果トランジスタ及び第2の第2種電界効果トランジスタからなり、前記第1のインバータの出力部は前記第1の第1種電界効果トランジスタの一方電極と前記第1の第2種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第1の第1種電界効果トランジスタの制御電極と前記第1の第2種電界効果トランジスタの制御電極との接続部を含み、前記第2のインバータの出力部は前記第2の第1種電界効果トランジスタの一方電極と前記第2の第2種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第2の第1種電界効果トランジスタの制御電極と前記第2の第2種電界効果トランジスタの制御電極との接続部を含み、前記メモリセルは、前記第1のインバータの出力部及び前記第2のインバータの入力部に電気的に接続される第1の記憶端子に一方電極が接続され、行選択信号線に制御電極が接続される、第3の第1種電界効果トランジスタと、前記第3の第1種電界効果トランジスタの他方電極に一方電極が接続され、第1のビット線に他方電極が接続され、第1の列選択信号線に制御電極が接続される、第4の第1種電界効果トランジスタと、前記第2のインバータの出力部及び前記第1のインバータの入力部に電気的に接続される第2の記憶端子に一方電極が接続され、前記行選択信号線に制御電極が接続される、第5の第1種電界効果トランジスタと、前記第5の第1種電界効果トランジスタの他方電極に一方電極が接続され、第2のビット線に他方電極が接続され、第2の列選択信号線に制御電極が接続される、第6の第1種電界効果トランジスタとをさらに含み、前記第1及び第2の第1種電界効果トランジスタのうち一方は第1の第2種ウェル領域に形成され、他方は第2の第2種ウェル領域に形成され、前記第3及び第4の第1種電界効果トランジスタは前記第1の第2種ウェル領域に形成され、前記第5及び第6の第1種電界効果トランジスタは前記第2の第2種ウェル領域に形成され、前記第1,第2の第2種電界効果トランジスタは第1種ウェル領域に形成され、前記第1及び第2の第2種ウェル領域は、前記第1種ウェル領域を挟んで第1の方向に並置され、前記第1及び第2のビット線は前記第1の方向と略直交した第2の方向に延びて形成されることを特徴とする、半導体記憶装置。

IPC (4件)：

H01L 21/8244 ,  G11C 11/41 ,  G11C 11/412 ,  H01L 27/11

FI (3件)：

H01L 27/10 381 ,  G11C 11/40 301 ,  G11C 11/34 345

Fターム (12件)：

5B015JJ22 ,  5B015JJ31 ,  5B015KA09 ,  5B015PP02 ,  5F083BS02 ,  5F083BS27 ,  5F083GA01 ,  5F083GA09 ,  5F083GA18 ,  5F083HA02 ,  5F083LA01 ,  5F083LA21