特許
J-GLOBAL ID：200903008918137617
薄膜トランジスタの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-063814
公開番号（公開出願番号）：特開平5-267343
出願日： 1992年03月19日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】 薄膜トランジスタの製造方法に関し、製造工程数を増加させることなく、ソースのフローティング状態を解消し、ゲート・ソース間の短絡に依る欠陥発生を抑止しようとする。【構成】 透明絶縁性基板1上にゲート電極2を形成してから少なくともゲート絶縁膜3及び動作半導体層4及びチャネル保護膜5及び透光性導電膜11を順に形成し、透光性導電膜11及びチャネル保護膜5をゲート電極パターンにパターニングしてから電極コンタクト層7及びTi膜を形成し、Ti膜及び電極コンタクト層7及び動作半導体層4をパターニングしてチャネル保護膜5上に在る透光性導電膜11で接続されたソース電極8S及びドレイン電極8Dを形成すると共に素子間分離を行い、チャネル保護膜5上に在る透光性導電膜11の少なくとも一部を除去してソース電極8Sとドレイン電極8Dの接続を解消させるようにしている。
請求項（抜粋）：
透明絶縁性基板上にゲート電極を形成してから少なくともゲート絶縁膜及び動作半導体層及びチャネル保護膜及び透光性導電膜を順に形成する工程と、次いで、該透光性導電膜及びチャネル保護膜をゲート電極との自己整合でパターニングしてから電極コンタクト層及び電極材料膜を形成する工程と、次いで、電極材料膜及び電極コンタクト層及び動作半導体層をパターニングしてチャネル保護膜上に在る透光性導電膜で接続されたソース電極及びドレイン電極を形成すると共に素子間分離を行う工程と、次いで、チャネル保護膜上に在る透光性導電膜の少なくとも一部を除去してソース電極とドレイン電極との接続を解消させる工程とが含まれてなることを特徴とする薄膜トランジスタの製造方法。
IPC (3件)：
H01L 21/336
, H01L 29/784
, H01L 27/12
