特許

J-GLOBAL ID：200903008935903013

半導体メモリデバイスの製造方法

発明者： 山成 真市
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-138899
公開番号（公開出願番号）：特開2003-332465
出願日： 2002年05月14日
公開日（公表日）： 2003年11月21日
要約：

【要約】【課題】 半導体メモリデバイスのキャパシタ容量を増大させるために、キャパシタ電極膜としての窒化チタン膜とキャパシタ絶縁膜としての酸化タンタル膜とを積層したキャパシタ膜が使用され、このキャパシタ膜に対して異物の付着、汚染、ダメージの少ないエッチング工程を含む半導体メモリデバイスの製造方法を提案する。【解決手段】 電子サイクロトロン(ECR)プラズマエッチング装置を使用して、窒化チタン膜と酸化タンタル膜とを積層したキャパシタ膜のエッチングが行われる。エッチング工程後、プラズマを使用してフォトレジスト膜の除去を行うアッシング工程が行われ、またアッシング工程後、分極性の強い有機溶液を使用した洗浄工程が行われ、エッチング残渣、アッシング残渣が除去される。

請求項（抜粋）：

キャパシタを備え、このキャパシタがキャパシタ電極膜としての窒化チタン膜と、キャパシタ絶縁膜としての酸化タンタル膜とを積層したキャパシタ膜を有する半導体メモリデバイスの製造方法であって、前記キャパシタ膜の一部をホトレジスト膜で覆った状態で、マイクロ波を利用した電子サイクロトロン共鳴プラズマエッチング装置により、前記キャパシタ膜をエッチングするエッチング工程を含むことを特徴とする半導体メモリデバイスの製造方法。

IPC (4件)：

H01L 21/8242 ,  H01L 21/304 647 ,  H01L 21/3065 ,  H01L 27/108

FI (3件)：

H01L 21/304 647 A ,  H01L 27/10 621 C ,  H01L 21/302 101 D

Fターム (25件)：

5F004BA14 ,  5F004BD01 ,  5F004DA00 ,  5F004DA04 ,  5F004DA11 ,  5F004DA22 ,  5F004DA23 ,  5F004DA24 ,  5F004DA25 ,  5F004DA26 ,  5F004DB12 ,  5F004DB13 ,  5F004EB02 ,  5F004EB08 ,  5F004FA08 ,  5F083AD24 ,  5F083GA27 ,  5F083JA06 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA19 ,  5F083PR03

引用特許：

審査官引用 (1件)

• 酸化タンタルのエッチング処理方法
  公報種別：公開公報   出願番号：特願平10-147578   出願人：聯華電子股分有限公司