特許

J-GLOBAL ID：200903008994348252

半導体試験装置

発明者： 鈴木 晋
出願人/特許権者： 株式会社アドバンテスト
公報種別：公開公報
出願番号（国際出願番号）：特願2000-231412
公開番号（公開出願番号）：特開2002-042491
出願日： 2000年07月27日
公開日（公表日）： 2002年02月08日
要約：

【要約】【課題】ALPGとVPGとを備える半導体試験装置において、ALPG側からVPGに対するベクタパターンの発生制御がリアルタイムに、且つ同期した関係でパターン発生の制御が可能な半導体試験装置を提供する。【解決手段】ALPGのシーケンス制御に基づいて発生する、所定ビット数の制御信号をVPGへ供給し、VPG内に備えるアドレスポインタが発生して、VPG内に備えるテスト・ベクタを格納するベクタメモリへ供給するアドレス信号の発生において、制御信号に基づいて、所定のジャンプアドレスへジャンプ可能なアドレス信号を発生できるアドレスジャンプ手段をAPへ追加して備える、半導体試験装置。

請求項（抜粋）：

メモリ回路部を備える被試験デバイス(DUT)への試験パターンの発生であって、主に該DUTのメモリ回路部への試験パターン(テスト・ベクタ)の発生を担当するアルゴリズミック・パターン・ジェネレータALPGと、主に該DUTのロジック回路部を試験するテスト・ベクタの発生を担当するベクタパターン・ジェネレータVPGとの両方を備える半導体試験装置において、該ALPGのシーケンス制御に基づいて発生する、所定ビット数の制御信号を該VPGへ供給し、該VPG内に備えるアドレスポインタ(AP)が発生して、該VPG内に備える該テスト・ベクタを格納するベクタメモリ(VM)へ供給するアドレス信号の発生において、該制御信号に基づいて、所定のジャンプアドレスへジャンプ可能なアドレス信号を発生できるアドレスジャンプ手段を該APへ追加して備える、ことを特徴とする半導体試験装置。

IPC (3件)：

G11C 29/00 657 ,  G01R 31/28 ,  G01R 31/3183

FI (3件)：

G11C 29/00 657 B ,  G01R 31/28 B ,  G01R 31/28 Q

Fターム (10件)：

2G032AA07 ,  2G032AB01 ,  2G032AG02 ,  2G032AG05 ,  2G032AG10 ,  2G032AL05 ,  5L106DD22 ,  5L106DD23 ,  5L106GG03 ,  5L106GG07