特許
J-GLOBAL ID：200903008997865584
メモリ装置ならびにその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
武 顕次郎
公報種別：公開公報
出願番号（国際出願番号）：特願平6-077390
公開番号（公開出願番号）：特開平7-276867
出願日： 1994年04月15日
公開日（公表日）： 1995年10月24日
要約：
【要約】【目的】 外力によるベアチップICの破損が防止できる信頼性の高いメモリ装置を提供することにある。【構成】 導電パターン2を有するプリント配線基板1と、そのプリント配線基板1上に固定されるベアチップIC3とを備えたメモリ装置において、前記プリント配線基板1のチップ固定面1a側に凹部4を形成し、その凹部4内に充填した接着剤5によってベアチップIC3をプリント配線基板1上に固定するとともに、該ベアチップIC3の外周部が前記接着剤5を介さずに直接前記チップ固定面1aに当接していることを特徴とする。
請求項（抜粋）：
導電パターンを有するプリント配線基板と、そのプリント配線基板上に固定されるベアチップICとを備えたメモリ装置において、前記プリント配線基板のチップ固定面側に凹部を形成し、その凹部内に充填した接着剤によってベアチップICをプリント配線基板上に固定するとともに、該ベアチップICの外周部が前記接着剤を介さずに直接前記チップ固定面に当接していることを特徴とするメモリ装置。
IPC (3件)：
B42D 15/10 521
, G06K 19/077
, H01L 27/10 495
