特許

J-GLOBAL ID：200903009006361610

半導体装置の製造方法

発明者： 木村 真美 ,  大谷 成元
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-260287
公開番号（公開出願番号）：特開平7-115140
出願日： 1993年10月19日
公開日（公表日）： 1995年05月02日
要約：

【要約】【目的】 高誘電率薄膜を容量絶縁膜とするキャパシタを具備した半導体装置の製造方法に関し、容量絶縁膜の電流リークを防止してキャパシタの信頼性を向上する。【構成】 ペロブスカイト構造を有する高誘電率の誘電体薄膜を容量絶縁膜に用いたキャパシタを具備する半導体装置の製造方法において、前記キャパシタの形成に際して、第1の電極層1上にペロブスカイト構造を有する誘電体の薄膜2を形成する工程と、該誘電体薄膜2の表層部に外部からの欠陥種の導入により欠陥導入層5を形成する工程と、熱処理により該誘電体薄膜中に含まれる酸素欠陥3を前記導入欠陥4に捕捉する工程と、該誘電体薄膜2上に第2の電極層7を形成する工程とを有するように構成する。

請求項（抜粋）：

ペロブスカイト構造を有する誘電体の薄膜を容量絶縁膜に用いるキャパシタを具備する半導体装置の製造方法において、前記キャパシタの形成に際して、第1の電極層(1) 上にペロブスカイト構造を有する誘電体の薄膜(2) を形成する工程と、該誘電体薄膜(2) の表層部に外部からの欠陥種の導入により欠陥導入層(5) を形成する工程と、熱処理により該誘電体薄膜(2) 中に含まれる酸素欠陥(3) を導入欠陥(4) に捕捉する工程と、該誘電体薄膜(2) 上に第2の電極層(7)を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/8242 ,  H01L 27/108 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 325 J ,  H01L 27/04 C