特許
J-GLOBAL ID:200903009015569975
半導体装置及びその製造方法
発明者:
,
出願人/特許権者:
代理人 (1件):
伊丹 勝
公報種別:公開公報
出願番号(国際出願番号):特願2001-331158
公開番号(公開出願番号):特開2002-343881
出願日: 2001年10月29日
公開日(公表日): 2002年11月29日
要約:
【要約】【課題】 多結晶SiGe膜によるゲート電極の不純物活性化率を最適化した半導体装置とその製造方法を提供する。【解決手段】 シリコン基板1に、pチャネルMISFET形成領域にn型ウェル3を、nチャネルMISFET形成領域にp型ウェル4を形成する。ゲート絶縁膜5を形成した後、ゲート電極として用いられる多結晶SiGe膜7を堆積する。nチャネルMISFET領域をシリコン窒化膜6によりマスクして、pチャネル領域の多結晶SiGe膜7を選択的に熱酸化することにより、そのGe濃度を高くする。
請求項(抜粋):
半導体基板と、この半導体基板に形成された、多結晶シリコン・ゲルマニウム膜により形成された第1のゲート電極を持つ第1のMISFETと、前記半導体基板に形成された、前記第1のゲート電極とはゲルマニウム濃度が異なる多結晶シリコン・ゲルマニウム膜により形成された第2のゲート電極を持つ第2のMISFETと、を有することを特徴とする半導体装置。
IPC (6件):
H01L 21/8238
, H01L 21/28 301
, H01L 21/336
, H01L 27/092
, H01L 29/43
, H01L 29/78
FI (5件):
H01L 21/28 301 D
, H01L 27/08 321 D
, H01L 29/78 301 G
, H01L 29/62 G
, H01L 29/78 301 P
Fターム (96件):
4M104AA01
, 4M104BB01
, 4M104BB36
, 4M104BB38
, 4M104CC05
, 4M104DD04
, 4M104DD26
, 4M104DD43
, 4M104DD45
, 4M104DD88
, 4M104EE03
, 4M104EE16
, 4M104EE17
, 4M104FF13
, 4M104GG09
, 4M104GG10
, 4M104HH16
, 5F048AA00
, 5F048AC03
, 5F048BA01
, 5F048BB04
, 5F048BB05
, 5F048BB08
, 5F048BB11
, 5F048BB13
, 5F048BC01
, 5F048BC05
, 5F048BE03
, 5F048BF06
, 5F048BG12
, 5F048BG14
, 5F048DA25
, 5F048DA27
, 5F048DA30
, 5F140AA01
, 5F140AA25
, 5F140AA39
, 5F140AB01
, 5F140AB03
, 5F140AC01
, 5F140AC32
, 5F140BA01
, 5F140BD05
, 5F140BD07
, 5F140BD09
, 5F140BD11
, 5F140BE07
, 5F140BE08
, 5F140BE10
, 5F140BF04
, 5F140BF11
, 5F140BF14
, 5F140BF18
, 5F140BF21
, 5F140BF28
, 5F140BF37
, 5F140BF56
, 5F140BG03
, 5F140BG08
, 5F140BG09
, 5F140BG12
, 5F140BG14
, 5F140BG20
, 5F140BG26
, 5F140BG27
, 5F140BG28
, 5F140BG30
, 5F140BG33
, 5F140BG34
, 5F140BG38
, 5F140BG45
, 5F140BG51
, 5F140BG53
, 5F140BG54
, 5F140BH06
, 5F140BH15
, 5F140BJ01
, 5F140BJ04
, 5F140BJ08
, 5F140BJ11
, 5F140BJ18
, 5F140BK01
, 5F140BK02
, 5F140BK03
, 5F140BK05
, 5F140BK13
, 5F140BK18
, 5F140BK21
, 5F140BK29
, 5F140BK34
, 5F140CB01
, 5F140CB04
, 5F140CB08
, 5F140CF00
, 5F140CF03
, 5F140CF04
引用特許:
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