特許
J-GLOBAL ID：200903009024484400
電子回路最適設計支援装置及びその方法
発明者：
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出願人/特許権者：
代理人 (1件)：
秋本 正実
公報種別：公開公報
出願番号（国際出願番号）：特願平6-282080
公開番号（公開出願番号）：特開平8-110918
出願日： 1994年11月16日
公開日（公表日）： 1996年04月30日
要約：
【要約】【目的】 熟練者によって定量的評価を下すことなく、性能向上,低コスト,品質向上および短期製品開発ができること。【構成】 設計評価手段70が、製品データ管理システム部20に格納された電子回路製品に係るリレーショナベルデータベース21に基づき、優先順位をきめて、総配線長を短縮化させることができると共に、配線分布を平準化させることができ、しかも素子面積の最小化を図ることができる結果、回路遅延を極力抑えた最小層数のプリント回路基板化やLSI化を実現することができる。従って、性能向上,低コスト,品質向上および短期製品開発を行うことができる。
請求項（抜粋）：
電子回路製品の設計時、該電子回路製品を構成する各部品のプリント回路基板設計とLSI設計との何れか一方の設計の最適性を評価する電子回路最適設計支援装置において、製品データベースに格納された電子回路製品に係るリレーショナベルデータベースに基づき、予め定めた優先順位順で処理し、かつプリント回路基板設計化とLSI設計化との何れか一方を選定する設計評価手段を備え、かつ該設計評価手段は、第1優先であって、総ピン数を削減する手段及び等分割された領域内の配線長と平均配線長との差分の積分値を最小化する配線長差分積分値最小化手段を夫々有するコンパクション手段と、第2優先であって、要素部品の組合せからなる回路機能をブロックとして表現し、その機能ブロック間の接続関係を規定したサブ回路ブロックを割り付け、上記機能ブロック図の各ブロックサイズの割付面積を見積り、基板またはLSIの信号配線層を最小層数化する手段とからなることを特徴とする電子回路最適設計支援装置。
FI (4件)：
G06F 15/60 658 Z
, G06F 15/60 658 T
, G06F 15/60 658 U
, G06F 15/60 658 W
