特許

J-GLOBAL ID：200903009025007207

半導体装置および半導体装置の内部電源電位の調整方法

発明者： 諏訪 真人
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-102254
公開番号（公開出願番号）：特開平8-298722
出願日： 1995年04月26日
公開日（公表日）： 1996年11月12日
要約：

【要約】【目的】 内部電源電位の調整の失敗を防止できる半導体装置を提供する。【構成】 DRAMの内部電源回路に含まれるレベル発生回路1に、V1 発生回路3を非活性化させるためのMOSトランジスタ14,16と、V2 発生回路5を非活性化させるためのMOSトランジスタ23,25とを設ける。V1 の調整時にはV2 発生回路5を非活性化させ、V2 の調整時にはV1 発生回路3を非活性化させる。したがって、V1 とV2 の混同による内部電源電位intVccの調整の失敗を防止できる。

請求項（抜粋）：

外部電源電位および接地電位が与えられ、所定の動作を行なう半導体装置であって、前記外部電源電位から降圧された内部電源電位および前記接地電位が与えられ、所定の動作を行なう内部手段、前記外部電源電位および前記接地電位が与えられ、前記接地電位よりも所定の電圧だけ高い第1の電位を出力する出力調整が可能な第1の電位発生手段、前記外部電源電位および前記接地電位が与えられ、前記外部電源電位よりも所定の電圧だけ低い第2の電位を出力する出力調整が可能な第2の電位発生手段、前記第1および第2の電位発生手段から出力される前記第1および第2の電位を合成して前記内部電源電位を出力する電位合成手段、および前記第1および第2の電位発生手段のうちの一方の出力調整を行なうときに他方を非活性化させるための非活性化手段を備える、半導体装置。

引用特許：

審査官引用 (4件)

• 特開平4-102300
  
• 電圧供給回路および内部降圧回路
  公報種別：公開公報   出願番号：特願平5-157565   出願人：三菱電機株式会社
• 特開平4-230878
  
• 特開平4-263193