特許

J-GLOBAL ID：200903009028467250

フィン型チャネルFETを用いたシステムLSI及びその製造方法

発明者： 宮下 俊彦 ,  田中 徹
出願人/特許権者： 富士通株式会社
代理人 (4件)： 眞鍋 潔 ,  柏谷 昭司 ,  渡邊 弘一 ,  伊藤 壽郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-141876
公開番号（公開出願番号）：特開2005-327766
出願日： 2004年05月12日
公開日（公表日）： 2005年11月24日
要約：

【課題】 フィン型チャネルFETを用いたシステムLSI及びその製造方法に関し、フィン型チャネルFETで構成したDRAM或いはロジック回路も含めた全てをフィン型チャネルFETで構成したシステムLSI及びその製造方法を提供しようとする。【解決手段】 少なくともメモリ回路を構成するFETが、SOI基板上に形成され且つ動作電圧印加時に完全空乏化する層厚及び不純物濃度のチャネル層5をもち、チャネル層5の両側壁にゲート絶縁膜7を介して形成した電気的に独立したゲート電極8A及び8Bをもつ完全空乏型FETであり、また、そのゲート電極8A及び8Bをもつ完全空乏型FETを製造する工程は、チャネル層5の頂面から両側壁にかけてゲート絶縁膜7を介して形成したゲート電極に於ける前記頂面に対応する部分を化学機械研磨で分断し、ゲート電極8A及び8Bとする工程を含んでいる。【選択図】 図4

請求項（抜粋）：

同一チップ内に少なくともロジック回路及びメモリ回路が含まれるシステムLSIに於いて、 ロジック回路を構成する各トランジスタは、 SOI基板上に形成され且つ動作電圧印加時に完全空乏化する層厚及び不純物濃度の凸状半導体からなるチャネル層をもち、前記チャネル層の周りをゲート絶縁膜を介して形成されたゲート電極で囲まれた完全空乏型電界効果トランジスタであり、 メモリ回路を構成する単位メモリセルのトランジスタは、 SOI基板上に形成され且つ動作電圧印加時に完全空乏化する層厚及び不純物濃度の凸状半導体からなるチャネル層をもち、前記チャネル層の両側壁にゲート絶縁膜を介して形成された二つの電気的に独立したゲート電極をもつ一つの完全空乏型電界効果トランジスタであること を特徴とするシステムLSI。

IPC (4件)：

H01L21/8242 ,  H01L27/10 ,  H01L27/108 ,  H01L29/786

FI (4件)：

H01L27/10 321 ,  H01L27/10 461 ,  H01L29/78 618C ,  H01L29/78 613Z

Fターム (37件)：

5F083AD01 ,  5F083AD03 ,  5F083AD69 ,  5F083GA28 ,  5F083HA02 ,  5F083JA02 ,  5F083JA05 ,  5F083LA12 ,  5F083LA16 ,  5F083PR40 ,  5F083ZA12 ,  5F110AA04 ,  5F110AA09 ,  5F110BB03 ,  5F110BB06 ,  5F110EE02 ,  5F110EE05 ,  5F110EE09 ,  5F110EE30 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110EE48 ,  5F110FF01 ,  5F110FF02 ,  5F110FF04 ,  5F110FF23 ,  5F110FF29 ,  5F110GG02 ,  5F110GG22 ,  5F110GG28 ,  5F110GG29 ,  5F110GG34 ,  5F110GG52 ,  5F110HJ04 ,  5F110NN78 ,  5F110QQ19