特許
J-GLOBAL ID：200903009064909072
半導体集積回路
発明者：
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出願人/特許権者：
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公報種別：公開公報
出願番号（国際出願番号）：特願平8-338850
公開番号（公開出願番号）：特開平10-149675
出願日： 1996年11月14日
公開日（公表日）： 1998年06月02日
要約：
【要約】 (修正有)【課題】 隣接する2ワードで記憶データを同時にビット直列に読み出し、加算回路で加算し、結果を一方のワードに書き込む機能をもつ加算機能つきメモリにおいて、書込みが可能なQセル回路の新しい構成を示す。【解決手段】 DRAMを使用したQセル回路において、安定動作のためビット選択線により指定されたセルの読出し回路と書込み回路を分離する構成の回路を実現する。またこの回路をCMOS回路で実現し、制御線の本数を減らし、同時にウェル分離を必要としないSOI構造のCMOS構造を実現する。さらにリフレッシュ動作を必要としないSRAMセルによるQセル回路の構成を実現する。これにより、メモリ機能と論理機能をメモリセルレベルで結合し、並列動作で演算を行うことができる加算機能つきメモリの回路および構造を提供できる。
請求項（抜粋）：
ワードの指定をするワード線と各ワードの同一ビットに接続されている読出し書込みデータをのせるビットデータ線をもつ1トランジスタ1キャパシタ構成のDRAMセルにおいて、ゲートに接続されたワード線により導通不導通が制御される第1のMOSトランジスタと、1端がキャパシタに接続されゲートがビット選択線に接続されている第2のMOSトランジスタと1端が第2のMOSトランジスタの残りの端子に接続され他端がワードを構成する各セルに接続されている書込みワードデータ線に接続されゲートが書込み制御線に接続され、その信号で導通不導通が制御される第3のMOSトランジスタと書込み制御信号の反転信号で制御され1端が第2と第3のMOSトランジスタの接続点に接続されている第4のMOSトランジスタとゲートが該第4のMOSトランジスタの1端に接続されソースが読出しワードデータ線に接続されている第5のMOSトランジスタと1端が該第5のMOSトランジスタに接続されゲートがビット選択線に接続されている第6のMOSトランジスタを具備し、ビット選択線を高電位にしてセルを選択し、書込み制御信号を高電位にしたとき書込みワードデータ線のデータをキャパシタに書き込む機能と書込み制御信号を低電位にして読出しワードデータ線をプリチャージしビット選択線を高電位にしたとき記憶データが高電位ならば読出しワードデータ線を放電することにより、記憶データの反転データを読み出す動作を行うメモリセル回路。
IPC (2件)：
FI (2件)：
G11C 11/34 352 B
, G11C 11/34 Z
