特許

J-GLOBAL ID：200903009087201166

自己整合されたトレンチを有するフラッシュメモリ及びその製造方法

発明者： 朴 文 漢
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 八田 幹雄 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-294162
公開番号（公開出願番号）：特開2001-118944
出願日： 2000年09月27日
公開日（公表日）： 2001年04月27日
要約：

【要約】【課題】 自己整合されたトレンチ素子分離膜が適用されたフラッシュメモリ及びその製造方法を提供する。【解決手段】 フラッシュメモリで高集積化を達成して、フローティングゲートとコントロールゲートに用いられるポリシリコンの間に構成されたインタポリ絶縁膜のカップリング比を高めるために、フローティングゲート用第2ポリシリコン膜18をマスクを用いた蝕刻で形成せずに、下部に第1ポリシリコン膜16を蒸着してこれを選択的に成長させ第2ポリシリコン膜を形成する。従って、フローティングゲートでインタポリ絶縁膜が形成される面積を最大限確保して、フローティングゲート間の間隔を0.1μmまで縮めながら製造工程を単純化できる。

請求項（抜粋）：

半導体基板にトンネル酸化膜、第1ポリシリコン膜、平坦化用研磨阻止層を順次に形成する工程と、前記研磨阻止層を利用してトレンチを形成して活性領域と非活性領域を限定する工程と、前記トレンチに素子分離用絶縁膜を埋め込み、前記研磨阻止層を利用して平坦化を行う工程と、前記研磨阻止層を除去する工程と、前記研磨阻止層の除去により露出された第1ポリシリコン膜を利用して、フローティングゲート用第2ポリシリコン膜を選択的に成長させる工程と、前記第2ポリシリコン膜が成長した半導体基板の全面にインタポリ用絶縁膜を形成する工程と、前記インタポリ用絶縁膜が形成された半導体基板の全面にコントロールゲート用第3ポリシリコン膜を形成する工程とを具備することを特徴とする自己整合されたトレンチを有するフラッシュメモリの製造方法。

IPC (8件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/28 301 ,  H01L 21/285 ,  H01L 21/76 ,  H01L 27/115 ,  H01L 29/43

FI (6件)：

H01L 21/28 301 A ,  H01L 21/285 C ,  H01L 29/78 371 ,  H01L 21/76 L ,  H01L 27/10 434 ,  H01L 29/62 G