半導体装置及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-158672
公開番号（公開出願番号）：特開平11-008379
出願日： 1997年06月16日
公開日（公表日）： 1999年01月12日
要約：

【要約】【課題】ショートチャネル効果を抑制しソース・ドレイン-基板間の接合容量とソース・ドレイン領域の直列抵抗の低い高性能MOSトランジスタを提供する。【解決手段】MOSトランジスタのソース・ドレイン形成領域に溝を設け、チャネルとの接続部を除いて前記溝の内壁を絶縁膜で被覆し、その内部に伝導度の高い多結晶シリコン、又はエピタキシャルシリコン、又は金属、又は金属シリコン化合物を埋め込むことにより、ソース・ドレイン直列抵抗を低減し、通常ソース・ドレインと基板境界部のPN接合で生じる過大な接合容量を減少させる。またドレイン接合からチャネルの下部の基板領域にPN接合の空乏層が拡大することから生じるショートチャネル効果を抑制することができる。本発明の半導体装置の構造はソース、ドレイン、ゲート電極上に金属シリコン化合物膜を備えた高性能MOSトランジスタの形成にも適用することができる。

請求項（抜粋）：

半導体基板上にゲート絶縁膜を介して形成されたMISトランジスタのゲート電極と、前記半導体基板の前記MISトランジスタのソースとなる領域に形成された第1の溝と、前記半導体基板の前記MISトランジスタのドレインとなる領域に形成された第2の溝と、前記第1、第2の溝の間に形成された前記半導体基板の上部表面からなる前記MISトランジスタのチャネル領域と少なくとも前記第1、第2の溝の側壁上部における前記チャネル領域との接続部分を除き前記第1、第2の溝の内部表面に形成された絶縁膜と、前記チャネル領域との接続部分を含めて前記第1、第2の溝に埋め込まれた導電層とを有し、この導電層が前記接続部分を通じて前記チャネル領域に接続されることを特徴とする半導体装置。

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