特許

J-GLOBAL ID：200903009211220123

半導体装置の製造方法及び製造装置

発明者： ▲片▼桐 創一 ,  山口 宇唯
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願2002-246343
公開番号（公開出願番号）：特開2004-087760
出願日： 2002年08月27日
公開日（公表日）： 2004年03月18日
要約：

【課題】銅配線の多層化ために、電解研磨を局所的に行なうことによる研磨残りフリー化、砥石を用いることによる平坦化性能の高度化、電解研磨に起因する低摩擦力による低ダメージ平坦化を可能とする半導体装置の製造方法及び平坦化加工装置を提供する。【解決手段】局所的な銅1の研磨残り領域の検出と局所的な電解研磨加工の組み合わせにより銅1の研磨残りを解消する。電解研磨を用いるため低負荷な平坦化加工が可能となるので、層間絶縁膜としてLow-k材料9を用いた多層配線構造も構築可能となる。電解工具11には+極3の周囲を囲む-極4が一対の単位電極として複数個配設され、各電極は電源4に接続され、パルス電圧が印加されて銅1は電解研磨される。【選択図】図1

請求項（抜粋）：

半導体基板の一表面に予め半導体素子、絶縁膜及び前記絶縁膜に開口部を設けて前記半導体素子の電極に接続された導体プラグを順次形成する工程と、前記導体プラグに接続された上部配線層を前記半導体基板上に形成する工程とを有する半導体装置の製造方法であって、 前記半導体基板上に上部配線層を形成する工程においては、前記導体プラグが形成された半導体基板上に低誘電率絶縁膜を形成する工程と、前記低誘電率絶縁膜に配線形成用の開口溝部を形成する工程と、前記開口溝部と前記低誘電率絶縁膜表面にバリア層となる第1の導電膜を形成し、前記第1の導電膜上に上部配線層となる第2の導電膜を形成する工程と、前記半導体基板上に形成された第2の導電膜と第1の導電膜の一部を電解研磨加工手段を備えた平坦化加工装置により除去し、前記開口溝部内に第1の導電膜と第2の導電膜とを埋め込む工程とを有して成り、前記第2の導電膜と第1の導電膜の一部を電解研磨加工手段を備えた平坦化加工装置により除去する工程においては、前記開口溝部以外に残留する少なくとも前記第2の導電膜の研磨残り領域位置を、画像検知器により検知し、この検知された画像情報に基づいて研磨残りを局所的に除去する工程を含むことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L21/3205 ,  C25F7/00 ,  H01L21/304

FI (5件)：

H01L21/88 K ,  C25F7/00 X ,  H01L21/304 621B ,  H01L21/304 622C ,  H01L21/304 622X

Fターム (21件)：

5F033HH11 ,  5F033HH21 ,  5F033HH32 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033KK01 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033QQ09 ,  5F033QQ46 ,  5F033QQ47 ,  5F033QQ48 ,  5F033QQ50 ,  5F033XX01 ,  5F033XX03 ,  5F033XX21 ,  5F033XX31