特許

J-GLOBAL ID：200903009219569524

PLL回路

発明者： 久原 茂
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平8-226580
公開番号（公開出願番号）：特開平10-070457
出願日： 1996年08月28日
公開日（公表日）： 1998年03月10日
要約：

【要約】【課題】 PLL回路において、入力信号の周波数が変化した場合でも、自動的に検出基準値を連続して変化させ、常に一定の位相偏差でロック状態を検出する。【解決手段】 ループフィルタ3の出力であるアナログ信号Vcは遅延回路7に印加されており、遅延回路7の遅延時間Tdは、アナログ信号Vcが上昇すると、すなわち入力信号f1 の周波数が増加すると、遅延時間Tdが減少する。

請求項（抜粋）：

入力信号と帰還信号との位相偏差に応じてアップパルスまたはダウンパルスを発生する位相比較回路と、前記アップパルスまたはダウンパルスに応じて制御信号を発生する回路と、前記制御信号に応じて出力周波数を変化させる発振回路と、前記位相比較回路の出力に接続され、前記位相比較回路から一方のパルスが出力されたときは該パルスを出力し、前記位相比較回路から両方のパルスが出力されたときパルス幅の大きい方のパルスを出力する論理回路と、前記制御信号の大きさに応じて遅延時間が変化し、前記論理回路の出力パルスを前記遅延時間遅延する遅延回路と、前記論理回路の出力パルスをクロック入力端に入力し、前記遅延回路の出力パルスをデータ入力端子に入力し、出力信号をロック状態の検出信号として出力するDフリップフロップ回路を有するPLL回路。