半導体記憶装置

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出願人/特許権者： ,
代理人 (1件)：徳若光政
公報種別：公開公報
出願番号（国際出願番号）：特願平6-334950
公開番号（公開出願番号）：特開平8-181292
出願日： 1994年12月20日
公開日（公表日）： 1996年07月12日
要約：

【要約】 (修正有)【目的】階層構造の効果を充分に発揮しうる構成のダイナミック型RAM等を実現し、ダイナミック型RAM等の高速化,高集積化を図る。【構成】メモリマットMATL,MATRを、格子状配置したダイナミック型メモリセルを含むメモリアレイと、単位サブワード線駆動回路を含むサブワード線駆動部WDR04〜WDR75と、単位増幅回路及び列選択スイッチを含むセンスアンプSMR30〜47と、指定されるサブビット線が列選択スイッチを介して選択的に接続されるサブコモンIO線SIO0*〜SIO3*とを備える所定数のサブメモリマットSMR00〜SMR77に分割、ユニット化し、これらサブメモリマットを格子状配置し、その上層に配置されるメインワード線MW30*及び列選択信号線YS40等と、指定されたサブコモンIO線が選択的に接続されるメインコモンIO線MIO40*〜MIO43*等とを形成する。

請求項（抜粋）：

互いに直交して配置されるサブワード線及びサブビット線ならびにこれらのサブワード線及びサブビット線の交点に格子状に配置されるメモリセルを含むメモリアレイと、上記サブワード線に対応して設けられる単位サブワード線駆動回路を含むサブワード線駆動部と、上記サブビット線に対応して設けられる単位増幅回路及び列選択スイッチを含むセンスアンプと、指定される上記サブビット線が上記列選択スイッチを介して選択的に接続されるサブコモンIO線とをそれぞれ備えかつ格子状に配置されるサブメモリマットと、上記サブメモリマットの上層にかつ互いに直交して配置されるメインワード線及び列選択信号線と、指定される上記サブコモンIO線が選択的に接続されるメインコモンIO線とを具備することを特徴とする半導体記憶装置。

IPC (3件)：

H01L 27/108 , H01L 21/8242 , G11C 11/401

FI (5件)：

H01L 27/10 681 E , G11C 11/34 362 H , H01L 27/10 681 A , H01L 27/10 681 B , H01L 27/10 681 F

引用特許：

審査官引用 (8件)

半導体メモリ装置
公報種別：公開公報出願番号：特願平3-218266 出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
同期型半導体記憶装置および半導体記憶装置
公報種別：公開公報出願番号：特願平5-296339 出願人：三菱電機エンジニアリング株式会社, 三菱電機株式会社
半導体メモリ装置
公報種別：公開公報出願番号：特願平4-000038 出願人：日本電気株式会社

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